JPH01120065A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01120065A JPH01120065A JP62277630A JP27763087A JPH01120065A JP H01120065 A JPH01120065 A JP H01120065A JP 62277630 A JP62277630 A JP 62277630A JP 27763087 A JP27763087 A JP 27763087A JP H01120065 A JPH01120065 A JP H01120065A
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- JP
- Japan
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- film
- polycrystalline silicon
- reaction buffer
- low
- gate wiring
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するもので、特にＭ
Ｏ８型集積回路の多結晶シリコン膜と、たとえば金属シ
リサイドなどの低抵抗の導電体膜によって構成される低
抵抗化したゲート配線の成気的特性の改良とゲート絶縁
膜の絶縁破壊を防止したゲート配線構造の半導体装置の
製造方法を提供するものである。
Ｏ８型集積回路の多結晶シリコン膜と、たとえば金属シ
リサイドなどの低抵抗の導電体膜によって構成される低
抵抗化したゲート配線の成気的特性の改良とゲート絶縁
膜の絶縁破壊を防止したゲート配線構造の半導体装置の
製造方法を提供するものである。
従来の技術
ＭＯ８型集積回路において微細で高性能なトランジスタ
を得るために、多結晶シリコン膜で構成されたゲート配
線上に金属シリサイドなどの低抵抗導電体膜を形成し、
熱処理を施して、ゲート配線の低抵抗化をすることが一
般的手法となってきている。
を得るために、多結晶シリコン膜で構成されたゲート配
線上に金属シリサイドなどの低抵抗導電体膜を形成し、
熱処理を施して、ゲート配線の低抵抗化をすることが一
般的手法となってきている。
また多結晶シリコンと高融点金属の間にトンネル電流を
流す程度の厚さの窒化ケイ素膜を形成した三層のゲート
配線構造も提案されている（特開昭６０−１９５９７５
号公報）。
流す程度の厚さの窒化ケイ素膜を形成した三層のゲート
配線構造も提案されている（特開昭６０−１９５９７５
号公報）。
発明が解決しようとする問題点
しかし、このような構造では、多結晶シリコン膜で構成
されたゲート配線上に金属シリサイドなどの低抵抗導電
体膜を形成し、これを低抵抗化するために熱処理を施し
た場合、多結晶シリコン膜の結晶粒と結晶粒の界面、す
なわち結晶粒界では多結晶シリコン構成原子間の相互の
結合力が弱いために、低抵抗導電体膜構成原子との原子
の置換が結晶粒内より速く進行し、結晶粒界に沿って低
抵抗導電体膜が成長しやすい。そしてこの結晶粒界に沿
った成長が大きくなると、ゲート配線下のゲート絶縁膜
を破るだめにゲート配線が半導体基板と短絡し、トラン
ジスタの信頼性および製造歩留を下げる原因となってい
た。
されたゲート配線上に金属シリサイドなどの低抵抗導電
体膜を形成し、これを低抵抗化するために熱処理を施し
た場合、多結晶シリコン膜の結晶粒と結晶粒の界面、す
なわち結晶粒界では多結晶シリコン構成原子間の相互の
結合力が弱いために、低抵抗導電体膜構成原子との原子
の置換が結晶粒内より速く進行し、結晶粒界に沿って低
抵抗導電体膜が成長しやすい。そしてこの結晶粒界に沿
った成長が大きくなると、ゲート配線下のゲート絶縁膜
を破るだめにゲート配線が半導体基板と短絡し、トラン
ジスタの信頼性および製造歩留を下げる原因となってい
た。
また多結晶シリコンと高融点金属の間に窒化ケイ素膜を
介した三層ゲート配線構造では、ゲート材料とゲートｌ
化膜の反応による素子特性の劣化がなく、また配線抵抗
が小さい為、配線遅延が少なくなるなどの長所がある反
面、多結晶シリコンと高融点金属の間のコンタクト抵抗
が大きくなるという問題がある。
介した三層ゲート配線構造では、ゲート材料とゲートｌ
化膜の反応による素子特性の劣化がなく、また配線抵抗
が小さい為、配線遅延が少なくなるなどの長所がある反
面、多結晶シリコンと高融点金属の間のコンタクト抵抗
が大きくなるという問題がある。
本発明はこのような問題点に鑑み、半導体装置において
配線遅延が少なく素子部の信頼性を高めたゲート配線構
造の製造方法を提供するものである。
配線遅延が少なく素子部の信頼性を高めたゲート配線構
造の製造方法を提供するものである。
問題点を解決するだめの手段
前記問題点を解決する本発明の技術的手段は、ゲート配
線となる多結晶シリコンと、その上部に裏打ちした金属
シリサイドなどの低抵抗導電体膜の間の少なくともゲー
ト絶縁膜を含む領域にのみ反応緩衝膜を選択的に形成す
る。この膜として望ましくは、酸化ケイ素膜、窒化ケイ
素膜、または前記二種類の膜の複合膜を設けた構造にす
ることである。
線となる多結晶シリコンと、その上部に裏打ちした金属
シリサイドなどの低抵抗導電体膜の間の少なくともゲー
ト絶縁膜を含む領域にのみ反応緩衝膜を選択的に形成す
る。この膜として望ましくは、酸化ケイ素膜、窒化ケイ
素膜、または前記二種類の膜の複合膜を設けた構造にす
ることである。
作 用
この技術的手段によると、多結晶シリコンゲート配線は
裏打ちした金属シリサイドなどの低抵抗導電体によって
低抵抗化するため配線遅延を少なくでき、またゲート絶
縁膜上とその周辺の多結晶シリコンと低抵抗導電体膜の
間には膜間の相互反応を和げる酸化ケイ素膜、窒化ケイ
素膜、または前記二種類の模の複合膜を設けている為、
ゲート絶縁膜の信頼性や製造歩留の向上が容易に行なえ
る。
裏打ちした金属シリサイドなどの低抵抗導電体によって
低抵抗化するため配線遅延を少なくでき、またゲート絶
縁膜上とその周辺の多結晶シリコンと低抵抗導電体膜の
間には膜間の相互反応を和げる酸化ケイ素膜、窒化ケイ
素膜、または前記二種類の模の複合膜を設けている為、
ゲート絶縁膜の信頼性や製造歩留の向上が容易に行なえ
る。
実施例
以下、本発明の一実施例を第１図〜第４図にもとづいて
説明する。本実施例による装置の構造を第１図に示し、
その製造工程を第２図〜第４図に示す。第１図において
、１１は半導体基板、１２は選択酸化膜、１３はゲート
絶縁膜、１４は多結晶シリコン膜、１５は酸化ケイ素膜
または窒化ケイ素膜１だはこれらの複合膜などの反応緩
衝膜、１６はサイドウオール、１７はソース・ドレイン
部、１８は金属シリサイド膜、１９は層間絶縁膜、２０
はコンタクト部、２１はＡｔ配線である。
説明する。本実施例による装置の構造を第１図に示し、
その製造工程を第２図〜第４図に示す。第１図において
、１１は半導体基板、１２は選択酸化膜、１３はゲート
絶縁膜、１４は多結晶シリコン膜、１５は酸化ケイ素膜
または窒化ケイ素膜１だはこれらの複合膜などの反応緩
衝膜、１６はサイドウオール、１７はソース・ドレイン
部、１８は金属シリサイド膜、１９は層間絶縁膜、２０
はコンタクト部、２１はＡｔ配線である。
この装置の製造工程を説明する。まず第２図に示すよう
に従来の方法でゲート絶縁膜１３まで形成した半導体基
板１１上にゲート配線となる多結晶シリコン膜１４をた
とえば１０００人形成し、さらにその上にたとえば５０
０人の酸化ケイ素膜１６を反応緩衝膜として形成する。
に従来の方法でゲート絶縁膜１３まで形成した半導体基
板１１上にゲート配線となる多結晶シリコン膜１４をた
とえば１０００人形成し、さらにその上にたとえば５０
０人の酸化ケイ素膜１６を反応緩衝膜として形成する。
次に第３図に示すように前記酸化ケイ素膜１６、多結晶
シリコン膜１４を写真食刻法を用いて所定のゲートパタ
ーンにエツチングし、従来の方法で半導体基板１１上に
サイドウオール１６．ソース−ドレイン部１アを形成後
、前記ソース・ドレイン部１７０表面を数１０八〜１０
０人程度酸化熱処理する。次に第４図に示すように、少
なくともゲート絶縁膜１３領域を含む所定のパターンの
レジストマスクを用いて前記酸化ケイ素膜１５をエツチ
ングし、前記多結晶シリコン膜１４の一部を露出し、そ
の上にＴ ｔ Ｓ ｉ ｘ、 ＴａＳｉ、、’ＷＳｉｘ
、ＭｏＳｉ！などの金属シリサイド膜１８をたとえば２
０００人形成する。次に金属シリサイド、摸１８を前記
多結晶シ〜リコン膜１４と同一のパターンのレジストマ
スクｔ［いてエツチングし、層間絶縁膜１９を形成後、
金属シリサイド膜１８を低抵抗化するための熱処理をし
、コンタクト部２０、Ａｔ配線２１を形成すると所望す
るＭＯ８型トランジスタができる。
シリコン膜１４を写真食刻法を用いて所定のゲートパタ
ーンにエツチングし、従来の方法で半導体基板１１上に
サイドウオール１６．ソース−ドレイン部１アを形成後
、前記ソース・ドレイン部１７０表面を数１０八〜１０
０人程度酸化熱処理する。次に第４図に示すように、少
なくともゲート絶縁膜１３領域を含む所定のパターンの
レジストマスクを用いて前記酸化ケイ素膜１５をエツチ
ングし、前記多結晶シリコン膜１４の一部を露出し、そ
の上にＴ ｔ Ｓ ｉ ｘ、 ＴａＳｉ、、’ＷＳｉｘ
、ＭｏＳｉ！などの金属シリサイド膜１８をたとえば２
０００人形成する。次に金属シリサイド、摸１８を前記
多結晶シ〜リコン膜１４と同一のパターンのレジストマ
スクｔ［いてエツチングし、層間絶縁膜１９を形成後、
金属シリサイド膜１８を低抵抗化するための熱処理をし
、コンタクト部２０、Ａｔ配線２１を形成すると所望す
るＭＯ８型トランジスタができる。
前記製造工程における実施例では、多結晶シリコン膜１
４の上部に反応緩衝膜として酸化ケイ素酸１６を用いた
が、窒化ケイ素膜や酸化ケイ素膜と窒化ケイ素膜の複合
膜を用いても同様の効果があり、またこの効果は前記膜
１５が反応緩衝膜として働くかぎり膜厚に依存しないこ
とは明らかなことである。
４の上部に反応緩衝膜として酸化ケイ素酸１６を用いた
が、窒化ケイ素膜や酸化ケイ素膜と窒化ケイ素膜の複合
膜を用いても同様の効果があり、またこの効果は前記膜
１５が反応緩衝膜として働くかぎり膜厚に依存しないこ
とは明らかなことである。
以上のように本実施例の装置構造によれば、トランジス
タの信頓性や製造歩留が安定で配線遅延の少ないゲート
配線の形成が可能となる。
タの信頓性や製造歩留が安定で配線遅延の少ないゲート
配線の形成が可能となる。
発明の効果
本発明によれば、ゲート配線となる多結晶シリコン１４
と金、萬シリサイド膜１８の反応を和げるだめ、ゲート
絶縁膜１３領域に酸化ケイ素膜１６を用いており、また
前記多結晶シリコン膜１４と金属シリサイド膜１８は選
択酸化膜１２上部で電気的に接続されているため、従来
の多結晶ンリコンゲート素子の特徴を失うことなく半導
体装置の高速化が容易となる。
と金、萬シリサイド膜１８の反応を和げるだめ、ゲート
絶縁膜１３領域に酸化ケイ素膜１６を用いており、また
前記多結晶シリコン膜１４と金属シリサイド膜１８は選
択酸化膜１２上部で電気的に接続されているため、従来
の多結晶ンリコンゲート素子の特徴を失うことなく半導
体装置の高速化が容易となる。
第１図は本発明の一実施例方法による半導体装置の断面
図、第２図〜第４図は本実施例の半導体装置の製造方法
を示す工程断面図である。 １１・・・・・・半導体基板、１２・・・・・・選択酸
化膜、１３・・・・・・ゲート絶縁膜、１４・・・・・
・多結晶シリコン膜、１５・・・・・・酸化ケイ素膜ま
たは窒化ケイ素ノ模またはそれらの複合膜などの反応緩
衝膜、１６・・・・・・サイドウオール、１７・・・・
・・ソース・ドレイン部、１８・・・・・・金属シリサ
イド膜、１９・・・・・・層間絶縁膜、２ｏ・・・・・
・コンタクト部、２１・・・・・・Ａｔ配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名嬉
ＩＩ！Ｉ
図、第２図〜第４図は本実施例の半導体装置の製造方法
を示す工程断面図である。 １１・・・・・・半導体基板、１２・・・・・・選択酸
化膜、１３・・・・・・ゲート絶縁膜、１４・・・・・
・多結晶シリコン膜、１５・・・・・・酸化ケイ素膜ま
たは窒化ケイ素ノ模またはそれらの複合膜などの反応緩
衝膜、１６・・・・・・サイドウオール、１７・・・・
・・ソース・ドレイン部、１８・・・・・・金属シリサ
イド膜、１９・・・・・・層間絶縁膜、２ｏ・・・・・
・コンタクト部、２１・・・・・・Ａｔ配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名嬉
ＩＩ！Ｉ
Claims (2)
- （１）ゲート絶縁膜を設けた半導体基板の上に、ゲート
配線となる多結晶シリコン膜を形成し、その上部に前記
多結晶シリコン膜と後に形成するゲート配線裏打ち低抵
抗導電体膜の反応緩衝膜を形成し、前記反応緩衝膜、多
結晶シリコン膜を所定のパターンのレジストマスクを用
いてエッチングし、ソース・ドレイン部の形成およびソ
ース・ドレイン部の配化熱処理を施す。その後前記反応
緩衝膜を、少なくともゲート絶縁膜を含む領域が残るよ
う所定のパターンのレジストマスクを用いてエッチング
し、その後、全面に低抵抗導電体膜を形成し、前記多結
晶シリコン膜と同一のパターンのレジストマスクを用い
てエッチング後、層間絶縁膜を形成し、熱処理を施して
、前記多結晶シリコン膜、反応緩衝膜、低抵抗導電体膜
をゲート配線にする半導体装置の製造方法。 - （２）反応緩衝膜として酸化ケイ素膜、または窒化ケイ
素膜、または前記二種類の膜の複合膜を用いる特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277630A JPH01120065A (ja) | 1987-11-02 | 1987-11-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277630A JPH01120065A (ja) | 1987-11-02 | 1987-11-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120065A true JPH01120065A (ja) | 1989-05-12 |
Family
ID=17586106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62277630A Pending JPH01120065A (ja) | 1987-11-02 | 1987-11-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120065A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421894B1 (ko) * | 2001-02-27 | 2004-03-10 | 엘지전자 주식회사 | 공기조화기용 어큐뮬레이터 구조 |
-
1987
- 1987-11-02 JP JP62277630A patent/JPH01120065A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421894B1 (ko) * | 2001-02-27 | 2004-03-10 | 엘지전자 주식회사 | 공기조화기용 어큐뮬레이터 구조 |
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