JPH01181443A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH01181443A JPH01181443A JP63002882A JP288288A JPH01181443A JP H01181443 A JPH01181443 A JP H01181443A JP 63002882 A JP63002882 A JP 63002882A JP 288288 A JP288288 A JP 288288A JP H01181443 A JPH01181443 A JP H01181443A
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- JP
- Japan
- Prior art keywords
- melting point
- polysilicon
- high melting
- point metal
- insulating film
- Prior art date
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高速度、かつ高密度集積回路に使用される半導
体装置及びその製造方法に関するものである。
体装置及びその製造方法に関するものである。
従来の技術
従来のポリサイド構造において良好な耐圧特性を得る為
に活性領域上ではポリシリコンと高融点金属シリサイド
膜の間にシリコン酸化膜を挾む３層構造で分離領域上で
はポリシリコンと高融点金属シリサイド膜の２層構造を
持つ半導体装置が提案されていた（特願昭５９−２０８
６１９ ）。
に活性領域上ではポリシリコンと高融点金属シリサイド
膜の間にシリコン酸化膜を挾む３層構造で分離領域上で
はポリシリコンと高融点金属シリサイド膜の２層構造を
持つ半導体装置が提案されていた（特願昭５９−２０８
６１９ ）。
発明が解決しようとする課題
上記方法によれば、分離領域上では熱処理工程によりポ
リシリコンと高融点金属シリサイド膜が反応し、抵抗の
高いシリサイド膜が形成されるという課題があった。
リシリコンと高融点金属シリサイド膜が反応し、抵抗の
高いシリサイド膜が形成されるという課題があった。
課題を解決するだめの手段
本発明は上記課題を解決するために分離領域上のポリシ
リコンは除去し高融点金属、もしくは高融点金属シリサ
イドのみとし、活性領域上では高融点金属もしくはその
シリサイド膜、絶縁膜、ポリシリコンの３層構造で、ポ
リシリコンと高融点金属、もしくはそのシリサイド膜は
活性領域を覆っている絶縁膜の端部において電気的に接
続することにより低抵抗なゲート電極配線構造を得るも
のである。
リコンは除去し高融点金属、もしくは高融点金属シリサ
イドのみとし、活性領域上では高融点金属もしくはその
シリサイド膜、絶縁膜、ポリシリコンの３層構造で、ポ
リシリコンと高融点金属、もしくはそのシリサイド膜は
活性領域を覆っている絶縁膜の端部において電気的に接
続することにより低抵抗なゲート電極配線構造を得るも
のである。
作用
本発明によシ活性領域上では良好な耐圧特性を持ち、分
離領域上で配線抵抗の低い配置ｔ−有する高速度、高集
積な半導体装置を形成することが出来る。
離領域上で配線抵抗の低い配置ｔ−有する高速度、高集
積な半導体装置を形成することが出来る。
実施例
第１図に本発明の一実施例を示す。
シリコン基板１にＬＯＣＯ８法により分離酸化膜２を形
成した後、熱酸化法によりゲート酸化膜３’ｊｚ１０ｎ
ｍ形成する（第１図人）０次に減圧気相成長法によりポ
リシリコン４１に１００１ｍ堆積させる（第１図Ｂ）。
成した後、熱酸化法によりゲート酸化膜３’ｊｚ１０ｎ
ｍ形成する（第１図人）０次に減圧気相成長法によりポ
リシリコン４１に１００１ｍ堆積させる（第１図Ｂ）。
次にＰＨ３ガス雰囲気中で熱処理を行なうことでポリシ
リコンにＰをドーピングさせる。次に熱酸化法によりポ
リシリコンを酸化させシリコン酸化膜６を２０ｎｍ形成
する。
リコンにＰをドーピングさせる。次に熱酸化法によりポ
リシリコンを酸化させシリコン酸化膜６を２０ｎｍ形成
する。
次に活性領域を覆うレジストパターン６で形成する（第
１図Ｃ）ｏこのレジストをマスクにしてシリコン酸化膜
全ウェットエツチング法で等方性エツチングにより１０
０％オーバーエツチングしシリコン酸化膜をサイドエツ
チングを含むエツチングをし、さらにポリシリコンを塩
素系ガスを含むガス中でＲＩＭにより異方性エツチング
を行なうことによりレジストパターンと同一幅のエツチ
ングを行なう。これによりシリコン酸化膜とポリシリコ
ンのパターンはシリコン酸化膜のパターン幅が等方性エ
ツチングの分だけ小さくなりポリシリコンはシリコン酸
化膜パターン端部よりはみでた形になる。この領域が接
続領域７である。次に高融点金属、例えばタングステン
８をスパッタリング法により堆積したあと、レジストパ
ターン９を形成する。このレジスト９をエツチングマス
クにしてタングステン８、シリコン酸化膜６、ポリシリ
コン４をエツチングしゲート電極配線を形成する。これ
らの工程の後、９ｏＯ℃、３０分の熱処理を加えること
により接続領域７でタングステンとポリシリコンを接続
する。以上の工程によフ低抵抗なゲート電極配線が形成
された。
１図Ｃ）ｏこのレジストをマスクにしてシリコン酸化膜
全ウェットエツチング法で等方性エツチングにより１０
０％オーバーエツチングしシリコン酸化膜をサイドエツ
チングを含むエツチングをし、さらにポリシリコンを塩
素系ガスを含むガス中でＲＩＭにより異方性エツチング
を行なうことによりレジストパターンと同一幅のエツチ
ングを行なう。これによりシリコン酸化膜とポリシリコ
ンのパターンはシリコン酸化膜のパターン幅が等方性エ
ツチングの分だけ小さくなりポリシリコンはシリコン酸
化膜パターン端部よりはみでた形になる。この領域が接
続領域７である。次に高融点金属、例えばタングステン
８をスパッタリング法により堆積したあと、レジストパ
ターン９を形成する。このレジスト９をエツチングマス
クにしてタングステン８、シリコン酸化膜６、ポリシリ
コン４をエツチングしゲート電極配線を形成する。これ
らの工程の後、９ｏＯ℃、３０分の熱処理を加えること
により接続領域７でタングステンとポリシリコンを接続
する。以上の工程によフ低抵抗なゲート電極配線が形成
された。
発明の効果
本発明によれば活性領域上はポリシリコン、シリコン酸
化膜、及び高融点金属層の３層構造でありゲート耐圧が
高くまた、分離領域上では高融点金属のみで配線するた
め低抵抗な配線層が形成され高速な半導体装置が珍成で
きる。また、前記ポリシリコンと高融点金属との接続を
ポリシリコンパターン端部でセルファジイン的に形成す
るため接続の余分な面積が不要でるフ高密度な半導体装
置全形成する手ができる。
化膜、及び高融点金属層の３層構造でありゲート耐圧が
高くまた、分離領域上では高融点金属のみで配線するた
め低抵抗な配線層が形成され高速な半導体装置が珍成で
きる。また、前記ポリシリコンと高融点金属との接続を
ポリシリコンパターン端部でセルファジイン的に形成す
るため接続の余分な面積が不要でるフ高密度な半導体装
置全形成する手ができる。
第１図は本発明の一実施例の断面図である。
１・・・・・・シリコン基板、２・・・・・・分離酸化
膜、３・・・・・・シリコン酸化膜、４・・・・・・ポ
リシリコン、６・・・・・・シリコン酸化膜、６・・・
・・・レジストパターン、７・・・・・・接続領域、８
・・・拳・・タングステン、９・・・・・・レジストパ
ターン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１
−一−Ｓｉ
膜、３・・・・・・シリコン酸化膜、４・・・・・・ポ
リシリコン、６・・・・・・シリコン酸化膜、６・・・
・・・レジストパターン、７・・・・・・接続領域、８
・・・拳・・タングステン、９・・・・・・レジストパ
ターン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１
−一−Ｓｉ
Claims (4)
- （１）ＭＩＳ構造を持ち、活性領域上においてゲートと
なるポリシリコンパターンの上に絶縁膜を持ち、その上
にゲート配線となる高融点金属層を持つ構造で、しかも
分離領域上では高融点金属層のみの配線を持つ半導体装
置。 - （２）半導体基板上にゲート酸化膜、およびポリシリコ
ン層を形成し、そのうえに絶縁膜を形成し、つぎに前記
ゲート酸化膜を覆うパターンをマスクにして前記絶縁膜
、前記ポリシリコンをエッチングし、次に高融点金属を
全面に堆積し、レジストを用いて配線パターンを形成し
これをマスクにして前記高融点金属、前記絶縁膜、前記
ポリシリコンをエッチングしてゲート配線パターンを形
成する特許請求の範囲第１項記載の半導体装置の製造方
法。 - （３）絶縁膜のエッチングをウェットエッチングによっ
て行なう特許請求の範囲第２項記載の半導体装置の製造
方法。 - （４）高融点金属を高融点金属シリサイドに置き換えた
特許請求の範囲第２項又は第３項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63002882A JP2713411B2 (ja) | 1988-01-08 | 1988-01-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63002882A JP2713411B2 (ja) | 1988-01-08 | 1988-01-08 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01181443A true JPH01181443A (ja) | 1989-07-19 |
| JP2713411B2 JP2713411B2 (ja) | 1998-02-16 |
Family
ID=11541728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63002882A Expired - Lifetime JP2713411B2 (ja) | 1988-01-08 | 1988-01-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2713411B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5790940A (en) * | 1980-11-27 | 1982-06-05 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5821861A (ja) * | 1981-07-31 | 1983-02-08 | Toshiba Corp | 半導体記憶装置 |
| JPS6292470A (ja) * | 1985-10-18 | 1987-04-27 | Nec Corp | 半導体装置 |
-
1988
- 1988-01-08 JP JP63002882A patent/JP2713411B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5790940A (en) * | 1980-11-27 | 1982-06-05 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5821861A (ja) * | 1981-07-31 | 1983-02-08 | Toshiba Corp | 半導体記憶装置 |
| JPS6292470A (ja) * | 1985-10-18 | 1987-04-27 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2713411B2 (ja) | 1998-02-16 |
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