JPH01120129A - プログラマブル可変デコーダ回路 - Google Patents
プログラマブル可変デコーダ回路Info
- Publication number
- JPH01120129A JPH01120129A JP27782387A JP27782387A JPH01120129A JP H01120129 A JPH01120129 A JP H01120129A JP 27782387 A JP27782387 A JP 27782387A JP 27782387 A JP27782387 A JP 27782387A JP H01120129 A JPH01120129 A JP H01120129A
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- JP
- Japan
- Prior art keywords
- signal
- output
- decoder
- output terminal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は外部制御によりデコーダ値を可変する必要のあ
るディジタル装置に利用できるプログラマブル可変デコ
ーダ回路に関し、特に位相の定まったカウンター出力を
入力アドレス信号として状況に応じてデコーダ値を可変
する必要のある多元多重形のディジタル通信装置に有効
となるプログラマブル可変デコーダに関する。
るディジタル装置に利用できるプログラマブル可変デコ
ーダ回路に関し、特に位相の定まったカウンター出力を
入力アドレス信号として状況に応じてデコーダ値を可変
する必要のある多元多重形のディジタル通信装置に有効
となるプログラマブル可変デコーダに関する。
［従来の技術］
従来、この種のデコーダは存在せず、単に入力アドレス
信号のアドレス値に対応するデコーダ出力端子を持った
固定タイプのデコーダがあるのみとなっていた。
信号のアドレス値に対応するデコーダ出力端子を持った
固定タイプのデコーダがあるのみとなっていた。
［発明が解決しようとする問題点］
上述した従来の固定タイプのデコーダはアドレス値に対
応する出力端子を持っており、出力端子部の制限から入
力アドレス信号は３〜４本程度の入力をもったもので、
１チツプのＩＣ化がなされており、入力アドレス信号の
数の多いものに対しては使用できないという欠点があっ
た。従って、従来数の多いデコーダを構成するには入力
アドレス信号の任意の複数本を反転し複数入力のアンド
ゲート、またはナントゲートを用い、複数のＩＣの組合
せで実現するか、あるいはリードオンメモリをデコーダ
として使用する等の方法を取ることも可能ではあるが、
何れにしても、デコーダ値を外部から可変可能な構成は
取れないという欠点があフた。
応する出力端子を持っており、出力端子部の制限から入
力アドレス信号は３〜４本程度の入力をもったもので、
１チツプのＩＣ化がなされており、入力アドレス信号の
数の多いものに対しては使用できないという欠点があっ
た。従って、従来数の多いデコーダを構成するには入力
アドレス信号の任意の複数本を反転し複数入力のアンド
ゲート、またはナントゲートを用い、複数のＩＣの組合
せで実現するか、あるいはリードオンメモリをデコーダ
として使用する等の方法を取ることも可能ではあるが、
何れにしても、デコーダ値を外部から可変可能な構成は
取れないという欠点があフた。
［問題点を解決するための手段］
本発明は上記問題点を解決し、外部より必要に応じてデ
コーダ値を可変可能なプログラマブル可変デコーダ回路
を提供することを目的とする。
コーダ値を可変可能なプログラマブル可変デコーダ回路
を提供することを目的とする。
上記目的を達成するため本発明に係るプログラマブル可
変デコーダ回路は、入力アドレス信号の任意のアドレス
値の時にパルス信号を出力するプログラマブル可変デコ
ーダ回路において、ｎ個の出力端子から該出力端子を指
定するための出力端子指定情報及びアドレス値を書き込
むための書き込み信号を入力することにより指定された
出力端子よりパルス信号を出力するデコーダと、アドレ
ス値を指定した指定アドレス信号を上記出力端子より出
力されるパルス信号に基づき保持するｎ個のラッチ回路
と、上記入力アドレス信号と上記ラッチ回路で保持され
た指定アドレス信号の一致を検出し、この検出結果に基
づきパルス信号を出力するｎ個の一致検出回路とを設け
て構成されるものである。
変デコーダ回路は、入力アドレス信号の任意のアドレス
値の時にパルス信号を出力するプログラマブル可変デコ
ーダ回路において、ｎ個の出力端子から該出力端子を指
定するための出力端子指定情報及びアドレス値を書き込
むための書き込み信号を入力することにより指定された
出力端子よりパルス信号を出力するデコーダと、アドレ
ス値を指定した指定アドレス信号を上記出力端子より出
力されるパルス信号に基づき保持するｎ個のラッチ回路
と、上記入力アドレス信号と上記ラッチ回路で保持され
た指定アドレス信号の一致を検出し、この検出結果に基
づきパルス信号を出力するｎ個の一致検出回路とを設け
て構成されるものである。
［実施例］
以下、本発明の一実施例について図面を参照して詳細に
説明する。
説明する。
第１図は本発明の一実施例によるプログラマブル可変デ
コーダ回路の構成を示すブロック図である。
コーダ回路の構成を示すブロック図である。
同図において、本実施例によるプログラマブル可変デコ
ーダ回路は、デコーダ５の出力端子を指定する出力端子
指定情報ａの入力を行う入力端子２及びアドレス値を書
き込むための書き込み信号Ｃの入力を行う入力端子４を
有し、出力端子指定情報ａ及び書き込み信号Ｃによりパ
ルス信号を出力端子（ｎ個）より出力するデコーダ５と
、アドレス値を指定した指定アドレス信号すの入力を行
う入力端子３と、指定アドレス信号すをデコーダ５から
発生するパルス信号により保持するｎ個のラッチ回路６
−０〜６−ｎと、入力端子１より入力された入力アドレ
ス信号ｅとラッチ回路６−０〜６−ｎからの出力ｄとの
一致を検出し、この検出結果を出力端子８−０〜８−ｎ
より出力するｎ個の一致検出回路７−０〜７−ｎとから
構成される。
ーダ回路は、デコーダ５の出力端子を指定する出力端子
指定情報ａの入力を行う入力端子２及びアドレス値を書
き込むための書き込み信号Ｃの入力を行う入力端子４を
有し、出力端子指定情報ａ及び書き込み信号Ｃによりパ
ルス信号を出力端子（ｎ個）より出力するデコーダ５と
、アドレス値を指定した指定アドレス信号すの入力を行
う入力端子３と、指定アドレス信号すをデコーダ５から
発生するパルス信号により保持するｎ個のラッチ回路６
−０〜６−ｎと、入力端子１より入力された入力アドレ
ス信号ｅとラッチ回路６−０〜６−ｎからの出力ｄとの
一致を検出し、この検出結果を出力端子８−０〜８−ｎ
より出力するｎ個の一致検出回路７−０〜７−ｎとから
構成される。
次に、本実施例の動作について第２図及び第３図を参照
して説明する。
して説明する。
第２図及び第３図は第１図のプログラマブル可変デコー
ダ回路の動作を示すタイミング図である。
ダ回路の動作を示すタイミング図である。
例えば、第２図に示すように、出力端子指定情報ａを“
１“とし、指定アドレス１３号すを“ｍ”とすると、書
き込み信号Ｃを立上がらせることにより指定された出力
端子よりパルス信号が出力され、ラッチ回路６−１に指
定アドレス信号すの“ｍ′″がラッチされる。このため
、ラッチ回路６−１の出力ｄが“ｍ”となり、−数構出
回路７−１は入力アドレス信号ｅとラッチ回路６−１で
ラッチされた出力ｄが一致するか否かの検出を行う。
１“とし、指定アドレス１３号すを“ｍ”とすると、書
き込み信号Ｃを立上がらせることにより指定された出力
端子よりパルス信号が出力され、ラッチ回路６−１に指
定アドレス信号すの“ｍ′″がラッチされる。このため
、ラッチ回路６−１の出力ｄが“ｍ”となり、−数構出
回路７−１は入力アドレス信号ｅとラッチ回路６−１で
ラッチされた出力ｄが一致するか否かの検出を行う。
入力アドレス信号ｅが“ｍ”のとき、第３図に示すよう
に一数構出回路フー１は入力アドレス信号ｅと出力ｄの
各アドレス値“ｍ“の一致を検出し、−数構出回路７−
１の出力ｆはハイレベルとなって出力端子８−１より出
力される。
に一数構出回路フー１は入力アドレス信号ｅと出力ｄの
各アドレス値“ｍ“の一致を検出し、−数構出回路７−
１の出力ｆはハイレベルとなって出力端子８−１より出
力される。
このように、ｎ個の一致検出回路７−０〜７−ｎのｎ個
の出力ｆを０本のデコーダ出力とすることにより入力ア
ドレス信号ｅの任意のアドレス値の時パルス信号を出力
することができる。
の出力ｆを０本のデコーダ出力とすることにより入力ア
ドレス信号ｅの任意のアドレス値の時パルス信号を出力
することができる。
［発明の効果］
以上説明したように本発明は、必要に応じてデコーダ出
力のデコーダ値を可変することが可能であり、−数構出
回路を設けていることで入力アドレス信号の本数が多い
場合もＩＣ化が可能な回路である。
力のデコーダ値を可変することが可能であり、−数構出
回路を設けていることで入力アドレス信号の本数が多い
場合もＩＣ化が可能な回路である。
また、５０〜７０ビンのＬＳＩで実現することにより、
ディジタル装置全般に利用できる効果がある。
ディジタル装置全般に利用できる効果がある。
第１図は本発明の一実施例によるプログラマブル可変デ
コーダ回路の構成を示すブロック図、第２図及び第３図
は第１図のプログラマブル可変デコーダ回路の動作を示
すタイミング図である。 １．２，３，４：入力端子 ５：デコーダ ６−０〜６−ｎ：ラッチ回路 ７−０〜７−ｎニ一致検出回路 ８−０〜８−ｎ：出力端子 ａ：出力端子指定情報 す二指室アドレス信号 Ｃ：書き込み信号 ｄ：ラッチ出力 ｅ：入力アドレス信号
コーダ回路の構成を示すブロック図、第２図及び第３図
は第１図のプログラマブル可変デコーダ回路の動作を示
すタイミング図である。 １．２，３，４：入力端子 ５：デコーダ ６−０〜６−ｎ：ラッチ回路 ７−０〜７−ｎニ一致検出回路 ８−０〜８−ｎ：出力端子 ａ：出力端子指定情報 す二指室アドレス信号 Ｃ：書き込み信号 ｄ：ラッチ出力 ｅ：入力アドレス信号
Claims (1)
- 【特許請求の範囲】 入力アドレス信号の任意のアドレス値の時にパルス信号
を出力するプログラマブル可変デコーダ回路において、 ｎ個の出力端子から該出力端子を指定するための出力端
子指定情報及びアドレス値を書き込むための書き込み信
号を入力することにより指定された出力端子よりパルス
信号を出力するデコーダと、 アドレス値を指定した指定アドレス信号を上記出力端子
より出力されるパルス信号に基づき保持するｎ個のラッ
チ回路と、 上記入力アドレス信号と上記ラッチ回路で保持された指
定アドレス信号の一致を検出し、この検出結果に基づき
パルス信号を出力するｎ個の一致検出回路とを設けて構
成されることを特徴とするプログラマブル可変デコーダ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27782387A JPH01120129A (ja) | 1987-11-02 | 1987-11-02 | プログラマブル可変デコーダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27782387A JPH01120129A (ja) | 1987-11-02 | 1987-11-02 | プログラマブル可変デコーダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120129A true JPH01120129A (ja) | 1989-05-12 |
Family
ID=17588758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27782387A Pending JPH01120129A (ja) | 1987-11-02 | 1987-11-02 | プログラマブル可変デコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120129A (ja) |
-
1987
- 1987-11-02 JP JP27782387A patent/JPH01120129A/ja active Pending
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