JPH01121942A - 故障検出回路付入力ユニット - Google Patents
故障検出回路付入力ユニットInfo
- Publication number
- JPH01121942A JPH01121942A JP62279941A JP27994187A JPH01121942A JP H01121942 A JPH01121942 A JP H01121942A JP 62279941 A JP62279941 A JP 62279941A JP 27994187 A JP27994187 A JP 27994187A JP H01121942 A JPH01121942 A JP H01121942A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage conversion
- exclusive
- signal
- high level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はプログラマブルコントローラの入カニニット
と外部入力機器の故障検出を行なう故障検出回路付人カ
ニニットに関するものである。
と外部入力機器の故障検出を行なう故障検出回路付人カ
ニニットに関するものである。
（従来の技術〕
第３図は従来の入カニニットの構成を示す構成図である
。図において、（１）は外部からの入力に対して演算動
作を行うＣＰＵユニット、 （２）はプリント配線板相
互間を結合して一つの機能ブロックとするための基板で
あるマザーホード、 （３）はこのＣＰＵユニット（１
）のデータバス、（４）は同じ＜ＣＰＵユニット（１）
のアドレスバス、 （５）は同じ＜ＣＰＵユニット（１
）の制御信号、 （６）は上記ＣＰＵユニット（１）の
入力を制御する入カニニット、 （７）は該入カニニッ
ト （６）の入力制御に入力データを一時的に貯える入
力ボート、 （８）は上記入カニニット （６）への信
号電圧を所定の電圧に変換する電圧変換回路、 （９）
は上記ＣＰＵユニット（１）への信号電圧を供給する外
部入力機器用電源、（ｌＯ）は該外部入力機器用電源
（９）からの信号電圧を上記ＣＰＵユニット（１）に供
給制御する外部入力機器である。
。図において、（１）は外部からの入力に対して演算動
作を行うＣＰＵユニット、 （２）はプリント配線板相
互間を結合して一つの機能ブロックとするための基板で
あるマザーホード、 （３）はこのＣＰＵユニット（１
）のデータバス、（４）は同じ＜ＣＰＵユニット（１）
のアドレスバス、 （５）は同じ＜ＣＰＵユニット（１
）の制御信号、 （６）は上記ＣＰＵユニット（１）の
入力を制御する入カニニット、 （７）は該入カニニッ
ト （６）の入力制御に入力データを一時的に貯える入
力ボート、 （８）は上記入カニニット （６）への信
号電圧を所定の電圧に変換する電圧変換回路、 （９）
は上記ＣＰＵユニット（１）への信号電圧を供給する外
部入力機器用電源、（ｌＯ）は該外部入力機器用電源
（９）からの信号電圧を上記ＣＰＵユニット（１）に供
給制御する外部入力機器である。
次に上記構成に基〈従来の入カニニットの動作について
説明する。まず外部入力機器（１０）の信号は、電圧変
換回路 （８）にて電圧変換されて入力ボート （７）
に入力される。
説明する。まず外部入力機器（１０）の信号は、電圧変
換回路 （８）にて電圧変換されて入力ボート （７）
に入力される。
さらに、 ＣＰＵユニット（１）は上記入力ボート
（７）を読み出すことにより外部入力機器（ｌＯ）の状
態が開路か閉路かを知ることができる。
（７）を読み出すことにより外部入力機器（ｌＯ）の状
態が開路か閉路かを知ることができる。
従来の人カニニットは以上のように構成されてるので、
外部入力機器の接点が溶着故障などで開路しなかフたと
き、あるいは電圧変換回路 （８）が正常に電圧降下し
ない故障が生じたときには、ＣＰＵユニットは外部入力
機器が開路しないとして演算処理を行なうために、もし
外部入力機器が非常停止信号などである場合には、被制
御系に重大事故を発生させる危険性がある等の問題点を
有していた。
外部入力機器の接点が溶着故障などで開路しなかフたと
き、あるいは電圧変換回路 （８）が正常に電圧降下し
ない故障が生じたときには、ＣＰＵユニットは外部入力
機器が開路しないとして演算処理を行なうために、もし
外部入力機器が非常停止信号などである場合には、被制
御系に重大事故を発生させる危険性がある等の問題点を
有していた。
この発明は上記のような間Ｓ点を解消するためになされ
たもので、外部入力機器と内部電圧変換回路との故障を
ＣＰＵユニットが検知できる故障検出回路付入力ユニッ
トを得ることを目的とするものである。
たもので、外部入力機器と内部電圧変換回路との故障を
ＣＰＵユニットが検知できる故障検出回路付入力ユニッ
トを得ることを目的とするものである。
この発明に係る故障検出回路付入力ユニットは、外部周
辺機器からの信号を同一の複数の外部入力機器にて入力
し、この外部入力機器に対応して設けられた複数の電圧
変換回路にて所定の電圧に変換し、この変換された各出
力信号の論理積条件及び排他的論理和条件を論理回路に
てとり、この論理回路の論理積条件と排他的論理和条件
とに基づきＣＰＵユニットにて入力信号の異常を検出す
る。
辺機器からの信号を同一の複数の外部入力機器にて入力
し、この外部入力機器に対応して設けられた複数の電圧
変換回路にて所定の電圧に変換し、この変換された各出
力信号の論理積条件及び排他的論理和条件を論理回路に
てとり、この論理回路の論理積条件と排他的論理和条件
とに基づきＣＰＵユニットにて入力信号の異常を検出す
る。
この発明における故障検出回路付入力ユニットは、論理
回路の論理積条件及び排他的論理和条件とに基づｅｃＰ
ＵＣＰＵユニット入力機器と内部の電圧変換回路との故
障を検知し、被制御系システムを停止させる等の装置の
安全性を図る。
回路の論理積条件及び排他的論理和条件とに基づｅｃＰ
ＵＣＰＵユニット入力機器と内部の電圧変換回路との故
障を検知し、被制御系システムを停止させる等の装置の
安全性を図る。
〔実施例）
以下、この発明の一実施例を第１図に基づいて説明する
。この第１図は本実施例に係る故障検出回路付入力ユニ
ットの構成回路図を示し、前記従来ユニットと同一部分
を同一符号を付して説明を省略する。同図において本実
施例に係る故障検出回路付人カニニット （６）は、Ｃ
ＰＵユニット（１）にデータバス （３）、アドレスバ
ス（４）にて接続され、ＣＰＵユニット（１）への入力
データを一時的に貯えて入力制御を行なう入力ボート
（７）と、外部入力機器用電源 （９）からの信号電圧
をＣＰＵユニット（１）に供給制御する２つの外部入力
機器（ＩＯＡ） 、 Ｃｌ０Ｂ）に対応して接続され、
上記信号電圧を所定の電圧に変換する２つの電圧変換回
路（８Ａ） 、 （８Ｂ）と、該電圧変換回路（８Ａ）
、 （ａＢ）の各出力信号の論理積条件を求める論理
積素子（１４）と、上記電圧変換回路（８Ａ） 、 （
８Ｂ）の各出力信号の排他的論理和条件を求める排他的
論理和素子（１５）と、該排他的論理和素子（１５）の
出力信号の時間的調整を行なって信号同期をとるタイム
デイレ−回路（１６）とを備える構成である。
。この第１図は本実施例に係る故障検出回路付入力ユニ
ットの構成回路図を示し、前記従来ユニットと同一部分
を同一符号を付して説明を省略する。同図において本実
施例に係る故障検出回路付人カニニット （６）は、Ｃ
ＰＵユニット（１）にデータバス （３）、アドレスバ
ス（４）にて接続され、ＣＰＵユニット（１）への入力
データを一時的に貯えて入力制御を行なう入力ボート
（７）と、外部入力機器用電源 （９）からの信号電圧
をＣＰＵユニット（１）に供給制御する２つの外部入力
機器（ＩＯＡ） 、 Ｃｌ０Ｂ）に対応して接続され、
上記信号電圧を所定の電圧に変換する２つの電圧変換回
路（８Ａ） 、 （８Ｂ）と、該電圧変換回路（８Ａ）
、 （ａＢ）の各出力信号の論理積条件を求める論理
積素子（１４）と、上記電圧変換回路（８Ａ） 、 （
８Ｂ）の各出力信号の排他的論理和条件を求める排他的
論理和素子（１５）と、該排他的論理和素子（１５）の
出力信号の時間的調整を行なって信号同期をとるタイム
デイレ−回路（１６）とを備える構成である。
上記電圧変換回路（８Ｂ）の出力側には、否定出力を行
なうインバータ素子（１１）とチップスイッチ（１２Ａ
） とが直列に接続され、また、上記インバータ素子（
１１）、チップスイッチ（１２Ａ） に対し並列にチ
ップスイッチ（１２Ｂ）が接続されている。
なうインバータ素子（１１）とチップスイッチ（１２Ａ
） とが直列に接続され、また、上記インバータ素子（
１１）、チップスイッチ（１２Ａ） に対し並列にチ
ップスイッチ（１２Ｂ）が接続されている。
上記タイムデイレ−回路（１６）は、プルアップ抵抗（
１７）とＬＥＤ表示器（１８）とが接続されている。
１７）とＬＥＤ表示器（１８）とが接続されている。
次に上記構成に基づく本実施例ユニットの動作について
説明する。まず外部入力機器（ＩＯＡ） 。
説明する。まず外部入力機器（ＩＯＡ） 。
（１０Ｂ）か閉路しているときには、電圧変換回路（８
Ａ）と電圧変換回路（８Ｂ）には外部入力機器用電源（
９）の電圧が印加されｒＨ」を出力する。この電圧変換
回路（８Ｂ）に接続されるチップスイッチ（１２Ｂ）
に短絡片（１３）が装着されているために、論理積素子
（１４）の入力は各々ｒＨＪ信号となるために、論理積
素子（１４）の出力は「Ｈ」となる。
Ａ）と電圧変換回路（８Ｂ）には外部入力機器用電源（
９）の電圧が印加されｒＨ」を出力する。この電圧変換
回路（８Ｂ）に接続されるチップスイッチ（１２Ｂ）
に短絡片（１３）が装着されているために、論理積素子
（１４）の入力は各々ｒＨＪ信号となるために、論理積
素子（１４）の出力は「Ｈ」となる。
ＣＰＵユニット（１）は入力ポート（６）を介してｘＯ
の入力信号をｒＨＪとして読み取る（即ち外部入力機器
（ＩＯＡ） 、 （ＩＯＢ）が閉路状態であること）。
の入力信号をｒＨＪとして読み取る（即ち外部入力機器
（ＩＯＡ） 、 （ＩＯＢ）が閉路状態であること）。
このときの排他的論理和素子（１５）は、各々の入力が
「Ｈ」信号のために「Ｌ」信号を出力する。
「Ｈ」信号のために「Ｌ」信号を出力する。
万一どちらかの電圧変換回路（８Ａ） 、 （８Ｂ）に
電圧降下故障が生じたときには、排他的論理和素子（１
５）の入力は「Ｌ」と「Ｈ」信号となり「Ｈ」信号を出
力し、タイムデイレ−回路（１６）にて遅延後に結果ｒ
）（」を出力する。ＣＰＵユニット（１）は、入力ポ
ート （７）を介して×１の入力信号をｒＨ」として読
み取り電圧変換回路Ｃｌ０Ａ） 、 Ｃｌ０Ｂ）のいず
れかの故障を知ることができる。
電圧降下故障が生じたときには、排他的論理和素子（１
５）の入力は「Ｌ」と「Ｈ」信号となり「Ｈ」信号を出
力し、タイムデイレ−回路（１６）にて遅延後に結果ｒ
）（」を出力する。ＣＰＵユニット（１）は、入力ポ
ート （７）を介して×１の入力信号をｒＨ」として読
み取り電圧変換回路Ｃｌ０Ａ） 、 Ｃｌ０Ｂ）のいず
れかの故障を知ることができる。
タイムデイレ−回路（１６）、は電圧変換回路（８Ａ）
と電圧変換回路（８Ｂ）との遅れ時間差を吸収するため
に設けられるものであるタイムデイレ−回路（１６）は
出力「Ｈ」のときにＬＥＤ表示器（１８）が点灯するよ
うに構成されている。
と電圧変換回路（８Ｂ）との遅れ時間差を吸収するため
に設けられるものであるタイムデイレ−回路（１６）は
出力「Ｈ」のときにＬＥＤ表示器（１８）が点灯するよ
うに構成されている。
第２図は他の実施例についての回路構成図である。同図
において外部入力機器（１０）は１トランスファ接点を
用いてチップスイッチ（１２Ａ）に短絡片（１３）を装
着したものである。
において外部入力機器（１０）は１トランスファ接点を
用いてチップスイッチ（１２Ａ）に短絡片（１３）を装
着したものである。
以下上記化の実施例における動作について説明する。外
部入力機器（１０）が動作して（Ｃ） −（Ａ）が閉路
、（Ｃ） −（Ｂ）が開路（正常時）のときは、ＸＯが
「Ｈ信号」、×１が「Ｌ」信号となる。万一接点（Ｃ）
−（Ｂ）開路で、接点（Ｃ） −（Ａ）が接触不良故
障により閉路しなかったときには、排他的論理和素子（
１５）の入力信号が「Ｈ」と「ＬＪ倍信号なり、ｒＨ，
信号を出力する。この出力信号はタイムデイレ−回路（
１６）にて遅延後に結果「ＨＪを出力し、ＣＰＵユニッ
ト（１）は入カポ−）−（７）を介して×１の入力信号
をｒＨ」として読み取り電圧変換回路 （８）の故障を
知ることができることとなる。
部入力機器（１０）が動作して（Ｃ） −（Ａ）が閉路
、（Ｃ） −（Ｂ）が開路（正常時）のときは、ＸＯが
「Ｈ信号」、×１が「Ｌ」信号となる。万一接点（Ｃ）
−（Ｂ）開路で、接点（Ｃ） −（Ａ）が接触不良故
障により閉路しなかったときには、排他的論理和素子（
１５）の入力信号が「Ｈ」と「ＬＪ倍信号なり、ｒＨ，
信号を出力する。この出力信号はタイムデイレ−回路（
１６）にて遅延後に結果「ＨＪを出力し、ＣＰＵユニッ
ト（１）は入カポ−）−（７）を介して×１の入力信号
をｒＨ」として読み取り電圧変換回路 （８）の故障を
知ることができることとなる。
上記各実施例において故障検知を入力ボート経由でＣＰ
Ｕユニットが読み取れるようにしたものであるが、排他
的論理和素子を割り込み入力ポートとしてＣＰＵユニッ
ト（１）に割り込み信号を入力しても同様の効果か得ら
れる。
Ｕユニットが読み取れるようにしたものであるが、排他
的論理和素子を割り込み入力ポートとしてＣＰＵユニッ
ト（１）に割り込み信号を入力しても同様の効果か得ら
れる。
またプログラマブルコントローラの人カニニットのみで
はなく１チツプＣＰＵを塔載したマイコンボードの人カ
ニニットとしても本発明の効果か得られる。
はなく１チツプＣＰＵを塔載したマイコンボードの人カ
ニニットとしても本発明の効果か得られる。
（発明の効果）
以上のように、この発明によれば外部入力機器と内部の
電圧変換回路との故障をＣＰＵユニットが検知して被制
御系のシステムを停止させるなどの安全性を向上させる
効果を奏する。
電圧変換回路との故障をＣＰＵユニットが検知して被制
御系のシステムを停止させるなどの安全性を向上させる
効果を奏する。
第１図はこの発明の一実施例に係る故障検出回路付入力
ユニットの構成回路図、第２図はこの発明の他の実施例
の故障検出回路付人カニニットの構成回路図、第３図は
従来の人カニニットの構成回路図を示す。 （１）：ＣＰＵユニット、（２）・ マザーボード、（
３）：データパス、 （４）ニアドレスバス、（５
）：制御信号、 （６）二人カニニット、（７）
：入力ボート、（８Ａ） 、 （８Ｂ） ：電圧変換回
路、（１０） 、 （ＩＯＡ） 、 （ＩＯＢ） ：外
部入力機器、（１１）：インバータ素子、 （１２Ａ） 、 （ｒ２Ｂ） ：チップスイッチ、（１
４） ：論理積素子、（１５）：排他的論理和素子、（
１６）：タイムディレー回路。 なお、図中、同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄
ユニットの構成回路図、第２図はこの発明の他の実施例
の故障検出回路付人カニニットの構成回路図、第３図は
従来の人カニニットの構成回路図を示す。 （１）：ＣＰＵユニット、（２）・ マザーボード、（
３）：データパス、 （４）ニアドレスバス、（５
）：制御信号、 （６）二人カニニット、（７）
：入力ボート、（８Ａ） 、 （８Ｂ） ：電圧変換回
路、（１０） 、 （ＩＯＡ） 、 （ＩＯＢ） ：外
部入力機器、（１１）：インバータ素子、 （１２Ａ） 、 （ｒ２Ｂ） ：チップスイッチ、（１
４） ：論理積素子、（１５）：排他的論理和素子、（
１６）：タイムディレー回路。 なお、図中、同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄
Claims (3)
- （１）外部からのデータを中央演算処理手段に入力する
故障検出回路付入力ユニットにおいて、上記データを出
力する同一の構成要素を有する複数の外部入力機器と、
該複数の外部入力機器に対応して設けられ、入力側の電
圧に対応する所定の電圧に変換する複数の電圧変換回路
と、該複数の電圧変換回路からの各出力信号の論理積条
件を求める論理積回路と、上記複数の電圧変換回路から
の各出力信号の排他的論理和条件を求める排他的論理和
回路とを備え、該排他的論理和回路及び論理積回路の各
出力信号に基づいて上記中央演算処理手段にて外部入力
機器及び電圧変換回路の故障を検出することを特徴とす
る故障検出回路付入力ユニット。 - （２）上記電圧変換回路は複数の内の一のものの出力側
に否定回路と１トランスファ接点の短絡片を装着したチ
ップスイッチとを接続して構成したことを特徴とする特
許請求の範囲第１項に記載の故障検出回路付入力ユニッ
ト。 - （３）上記排他的論理和回路は出力結果を発光表示する
構成としたことを特徴とする特許請求の範囲第１項又は
第２項に記載の故障検出回路付入力ユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62279941A JPH01121942A (ja) | 1987-11-05 | 1987-11-05 | 故障検出回路付入力ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62279941A JPH01121942A (ja) | 1987-11-05 | 1987-11-05 | 故障検出回路付入力ユニット |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01121942A true JPH01121942A (ja) | 1989-05-15 |
Family
ID=17618050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62279941A Pending JPH01121942A (ja) | 1987-11-05 | 1987-11-05 | 故障検出回路付入力ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01121942A (ja) |
-
1987
- 1987-11-05 JP JP62279941A patent/JPH01121942A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6213119A (ja) | 非接触近接スイツチ | |
| JPH01121943A (ja) | 故障検出回路付出力ユニット | |
| JPH01234010A (ja) | 負荷制御装置 | |
| CN112578723B (zh) | 一种多余度cpld切换控制装置 | |
| JPH0426914Y2 (ja) | ||
| JPH0138694Y2 (ja) | ||
| JP2603648B2 (ja) | 故障予知付きスイツチ装置 | |
| JPH027083B2 (ja) | ||
| JPS6055420A (ja) | 電源制御方式 | |
| JPS60189037A (ja) | プログラマブルコントロ−ラの特殊ユニツト | |
| JPS63181001A (ja) | 故障診断装置 | |
| JPS61185005A (ja) | 発電プラントの監視装置 | |
| JPH01321539A (ja) | バスコネクタ接続状態チェック回路 | |
| JPH0823834B2 (ja) | マイクロコンピュータ | |
| JPS62217347A (ja) | バス診断装置 | |
| JPH01211058A (ja) | 状態設定回路 | |
| KR960020567A (ko) | 이중화 제어장치 | |
| JPH05257725A (ja) | Ｃｐｕユニットのエラー伝達装置 | |
| JPS63317836A (ja) | プログラマブル・コントロ−ラ | |
| JPS59116861A (ja) | コンピユ−タの暴走検知装置 | |
| JPH0434771B2 (ja) | ||
| JPS6491032A (en) | Automobile control system having self-diagnostic function | |
| JPH02287836A (ja) | ２重化アラームコントロール方式 | |
| JPH0695903A (ja) | 耐故障コンピュータシステム | |
| JPS6133501A (ja) | シ−ケンサ |