JPH01121961A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH01121961A JPH01121961A JP28136187A JP28136187A JPH01121961A JP H01121961 A JPH01121961 A JP H01121961A JP 28136187 A JP28136187 A JP 28136187A JP 28136187 A JP28136187 A JP 28136187A JP H01121961 A JPH01121961 A JP H01121961A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、中央演算処理装置（以下、ＣＰＵという。）
と、随時書き込み読み出し可能なメモリ（以下、ＲＡＭ
という。）、読み出し専用メモリ（以下、ＲＯＭという
。）等の周辺装置により構成されるデータ処理装置に関
する。
と、随時書き込み読み出し可能なメモリ（以下、ＲＡＭ
という。）、読み出し専用メモリ（以下、ＲＯＭという
。）等の周辺装置により構成されるデータ処理装置に関
する。
［従来の技術］
従来、ＣＰ ｔＪと、ＲＡＭ、ＲＯＭ等の周辺装置との
間には、データバスとアドレスバスが設けられ、ＣＰＵ
からＲＡＭ又はＲＯＭに上記アドレスバスを介してアド
レスを出力することにより、ＣＰＵからデータバスを介
してデータをＲＡＭに書き込み、もしくは、ＲＡＭ又は
ＲＯＭからＣＰ Ｕにデータを読み出している。
間には、データバスとアドレスバスが設けられ、ＣＰＵ
からＲＡＭ又はＲＯＭに上記アドレスバスを介してアド
レスを出力することにより、ＣＰＵからデータバスを介
してデータをＲＡＭに書き込み、もしくは、ＲＡＭ又は
ＲＯＭからＣＰ Ｕにデータを読み出している。
［発明が解決しようとする問題点］
しかしながら、上述の従来例のデータ処理装置において
は、１つのデータバスに、ＣＰＵの多数のレジスタ、並
びに上記ＲＡＭ及びＲＯＭが接続されるために、データ
バスの浮遊容重が大きくなり、データを高速で伝送する
ことができないという問題点があった。
は、１つのデータバスに、ＣＰＵの多数のレジスタ、並
びに上記ＲＡＭ及びＲＯＭが接続されるために、データ
バスの浮遊容重が大きくなり、データを高速で伝送する
ことができないという問題点があった。
また、上記１つのデータバスをあるデータを伝送してい
る間は、他のデータを伝送することができないので、デ
ータ処理をこれ以上速く処理することができないという
問題点があった。
る間は、他のデータを伝送することができないので、デ
ータ処理をこれ以上速く処理することができないという
問題点があった。
本発明の目的は以上の問題点を解決し、ＣＰＵとＲＡＭ
、 ＲＯＭ等の周辺装置間において、従来例に比較して
高速でデータを伝送することができるとともに、従来例
に比較して速くデータ処理を行うことができるデータ処
理装置を提供することにある。
、 ＲＯＭ等の周辺装置間において、従来例に比較して
高速でデータを伝送することができるとともに、従来例
に比較して速くデータ処理を行うことができるデータ処
理装置を提供することにある。
［問題点を解決するための手段］
本発明は、中央演算処理装置と周辺装置間でデータを転
送し所定の処理を行うデータ処理装置において、上記中
央演算処理装置のデータ出力端子及び上記周辺装置のデ
ータ入力端子に接続され上記中央演算処理装置からデー
タを出ツノし上記周辺装置にデータを人力するための第
１のデータバスと、上記中央演算処理装置のデータ入力
端子及び上記周辺装置のデータ出力端子に接続され上記
周辺装置からデータを出力し上記中央演算処理装置にデ
ータを入力するための第２のデータバスとを備えたこと
を特徴とする。
送し所定の処理を行うデータ処理装置において、上記中
央演算処理装置のデータ出力端子及び上記周辺装置のデ
ータ入力端子に接続され上記中央演算処理装置からデー
タを出ツノし上記周辺装置にデータを人力するための第
１のデータバスと、上記中央演算処理装置のデータ入力
端子及び上記周辺装置のデータ出力端子に接続され上記
周辺装置からデータを出力し上記中央演算処理装置にデ
ータを入力するための第２のデータバスとを備えたこと
を特徴とする。
［作用］
以上のように構成することにより、上記中央演算処理装
置から出力されるデータを上記第１のデータバスを介し
て上記周辺装置に入力し、一方、上記周辺装置から出力
されるデータを上記第２のデータバスを介して上記中央
演算処理装置に入力することができる。
置から出力されるデータを上記第１のデータバスを介し
て上記周辺装置に入力し、一方、上記周辺装置から出力
されるデータを上記第２のデータバスを介して上記中央
演算処理装置に入力することができる。
［実施例］
第１図は本発明の一実施例であるデータ処理装置のブロ
ック図である。
ック図である。
このデータ処理装置は、ＣＰＵｌ０とＲＯＭ１１及びＲ
ＡＭ１２間を、それぞれ例えば８ビツトのデータ人力バ
ス１３とデータ出力バス１４を用いて接続し、データ出
力バス１４に入力されたデータをデータ入力バス１３に
出力すためのラッチ回路Ｌ３を備えたことを特徴として
いる。
ＡＭ１２間を、それぞれ例えば８ビツトのデータ人力バ
ス１３とデータ出力バス１４を用いて接続し、データ出
力バス１４に入力されたデータをデータ入力バス１３に
出力すためのラッチ回路Ｌ３を備えたことを特徴として
いる。
第１図において、ＣＰＵ１０内のレジスタｌないし４の
各データ入力端子はそれぞれ、スイッチＳＷＩないしＳ
Ｗ４を介してデータ入力バス１３に接続され、一方、Ｃ
ＰＵｌ０内のレジスタ１ないし４の各データ出力端子は
それぞれ、３ステートバツフアアンプＢｌないしＢ４を
介してデータ出力バス１４に接続される。
各データ入力端子はそれぞれ、スイッチＳＷＩないしＳ
Ｗ４を介してデータ入力バス１３に接続され、一方、Ｃ
ＰＵｌ０内のレジスタ１ないし４の各データ出力端子は
それぞれ、３ステートバツフアアンプＢｌないしＢ４を
介してデータ出力バス１４に接続される。
ＲＯＭＩＩのデータ出力端子は、ラッチ回路ＬＩ及び３
ステートバツフアアンプＢ５を介してデータ入力バス１
３に接続される。ＲＡＭ１２のデータ入出力端子は、ラ
ッチ回路Ｌ２及び３ステートバッファアンプＢ６を介し
てデータ入力バス１３に接続されるとともに、スイッチ
ＳＷ５を介してデータ出力バス１４に接続される。デー
タ出力バスＩ４は、ラッチ回路Ｌ３及び３ステートバツ
フアアンプＢ７を介してデータ入力バス１３に接続され
る。
ステートバツフアアンプＢ５を介してデータ入力バス１
３に接続される。ＲＡＭ１２のデータ入出力端子は、ラ
ッチ回路Ｌ２及び３ステートバッファアンプＢ６を介し
てデータ入力バス１３に接続されるとともに、スイッチ
ＳＷ５を介してデータ出力バス１４に接続される。デー
タ出力バスＩ４は、ラッチ回路Ｌ３及び３ステートバツ
フアアンプＢ７を介してデータ入力バス１３に接続され
る。
クロック発生器２０はクロックＣＫをＣＰＵ２１１及び
レジスタｌないし４に出力するとともに、反転クロック
ＣＫをラッチ回路Ｌ１ないしＬ３に出力する。
レジスタｌないし４に出力するとともに、反転クロック
ＣＫをラッチ回路Ｌ１ないしＬ３に出力する。
ＣＰＵ２１は第１図のデータ処理装置の動作を制御する
制御回路であって、クロック発生器２゜から入力される
クロックＯＫに応答して、制御信号ＳｔないしＳ５、及
びＯＥＩないしＯＦ２をそれぞれ、スイッチＳＷｌない
しＳＷ５、及び３ステートバツフアアンプＢ１ないしＢ
７に出力するとともに、ＲＯＭＩ １又はＲＡＭ１２か
らデータを読み出すときらしくはＲＡＭ１２にデータを
書き込むとき例えば１６ビツトのアドレスを、アドレス
バス！５を介してＲＯＭ１．１及びＲＡＭ＋２に出力す
る。また、Ｃ，ＰＵ２１は、ＲＡＭ１２からデータを読
み出すときＨレベルの読み出し／書き込み信号Ｉｔ／Ｗ
をＲＡＭ１２に出力するとともに、一方、ｒ（ＡＭ１２
にデータを書き込むとき１７レベルの読み出し／書き込
み信号Ｒ／ＷをＲＡＭＩ２に出力する。
制御回路であって、クロック発生器２゜から入力される
クロックＯＫに応答して、制御信号ＳｔないしＳ５、及
びＯＥＩないしＯＦ２をそれぞれ、スイッチＳＷｌない
しＳＷ５、及び３ステートバツフアアンプＢ１ないしＢ
７に出力するとともに、ＲＯＭＩ １又はＲＡＭ１２か
らデータを読み出すときらしくはＲＡＭ１２にデータを
書き込むとき例えば１６ビツトのアドレスを、アドレス
バス！５を介してＲＯＭ１．１及びＲＡＭ＋２に出力す
る。また、Ｃ，ＰＵ２１は、ＲＡＭ１２からデータを読
み出すときＨレベルの読み出し／書き込み信号Ｉｔ／Ｗ
をＲＡＭ１２に出力するとともに、一方、ｒ（ＡＭ１２
にデータを書き込むとき１７レベルの読み出し／書き込
み信号Ｒ／ＷをＲＡＭＩ２に出力する。
レジスタ１ないし４はそれぞれ、クロックＣＫの立ち上
がりに応答してデータ入力端子に入力されるデータを一
時記憶するとともにデータ出力端子に出力する。スイッ
チＳＷ！ないｌ、 Ｓ Ｗ ５はそれぞれ、ＣＰＵ２１
からＨレベルの制御信号ＳｌないしＳ５が入力されると
きオンとされ、一方、Ｌレベルの制御信号ＳＷＩないし
ＳＷ５か入力されるときオフとされろ。３ステートバッ
ファアンプＢｌないしＢ７はそれぞれ４ ＣＰＵ２ ｔ
からＩ（レベルの制御信号ＯＥＩないしＯＦ２が入力さ
れるとき人力されたデータを出力し、一方、Ｌレベルの
制御信号ＯＥＩないしＯＦ２が入力されるとき出力端子
をハイインピーダンス状態とする。ラッチ回路Ｌ１ない
しＬ３はそれぞれ、反転クロックＯＫの立ち上がりに応
答して人力されるデータをラッチした後出力する。
がりに応答してデータ入力端子に入力されるデータを一
時記憶するとともにデータ出力端子に出力する。スイッ
チＳＷ！ないｌ、 Ｓ Ｗ ５はそれぞれ、ＣＰＵ２１
からＨレベルの制御信号ＳｌないしＳ５が入力されると
きオンとされ、一方、Ｌレベルの制御信号ＳＷＩないし
ＳＷ５か入力されるときオフとされろ。３ステートバッ
ファアンプＢｌないしＢ７はそれぞれ４ ＣＰＵ２ ｔ
からＩ（レベルの制御信号ＯＥＩないしＯＦ２が入力さ
れるとき人力されたデータを出力し、一方、Ｌレベルの
制御信号ＯＥＩないしＯＦ２が入力されるとき出力端子
をハイインピーダンス状態とする。ラッチ回路Ｌ１ない
しＬ３はそれぞれ、反転クロックＯＫの立ち上がりに応
答して人力されるデータをラッチした後出力する。
ＲＯＭＩＩは、ＣＰＵ２１からアドレスバス１５を介し
てアドレスが入力されたとき当該アドレスに記憶された
データをデータ出力端子に出力する。ＲＡＭ１２は、Ｃ
ＰＵ２ ＋からＨレベルの読み出し・／書き込み信号Ｒ
／Ｗが入力されるとともにアドレスバスを介してアドレ
スが入力されたとき当該アドレスに記憶されたデータを
データ入出力端子に出力し、一方、ＣＰＵ２１からＬレ
ベルの読み出し／書き込み信号Ｒ／Ｗが人力されるとと
もにアドレスバスを介してアドレスが入力されたときデ
ータ入出力端子に入力されるデータを当該アドレスに記
憶する。
てアドレスが入力されたとき当該アドレスに記憶された
データをデータ出力端子に出力する。ＲＡＭ１２は、Ｃ
ＰＵ２ ＋からＨレベルの読み出し・／書き込み信号Ｒ
／Ｗが入力されるとともにアドレスバスを介してアドレ
スが入力されたとき当該アドレスに記憶されたデータを
データ入出力端子に出力し、一方、ＣＰＵ２１からＬレ
ベルの読み出し／書き込み信号Ｒ／Ｗが人力されるとと
もにアドレスバスを介してアドレスが入力されたときデ
ータ入出力端子に入力されるデータを当該アドレスに記
憶する。
以上のように構成されたデータ処理装置の動作を、以下
、（＋）レジスタ１及び３に記憶されたデータ！、２を
それぞれ、レジスタ２及び４に転送する場合、（２）Ｒ
ＯＭＩ １のＮ番地に記憶されたデータ３をレジスタｌ
に転送する場合、並びに、（３）ｒｔＡＭ＋ ２の１番
地に記憶されたデータ４をレジスタ２に一時記憶した後
該データをＲＡＭＩ２のＪ番地に転送する場合について
それぞれ第２図ないし第４図のタイミングチャートを参
照して説明する。
、（＋）レジスタ１及び３に記憶されたデータ！、２を
それぞれ、レジスタ２及び４に転送する場合、（２）Ｒ
ＯＭＩ １のＮ番地に記憶されたデータ３をレジスタｌ
に転送する場合、並びに、（３）ｒｔＡＭ＋ ２の１番
地に記憶されたデータ４をレジスタ２に一時記憶した後
該データをＲＡＭＩ２のＪ番地に転送する場合について
それぞれ第２図ないし第４図のタイミングチャートを参
照して説明する。
（１）レジスタｌ及び３に記憶されたデータ１．２をそ
れぞれ、レジスタ２及び４に転送する場合第２図におい
て、クロックＣＫの最初の立ち上がり時を時刻１２とし
、以下クロックＣＫの半周期毎の時刻を、Ｉ１２ないし
Ｉ１６とする。
れぞれ、レジスタ２及び４に転送する場合第２図におい
て、クロックＣＫの最初の立ち上がり時を時刻１２とし
、以下クロックＣＫの半周期毎の時刻を、Ｉ１２ないし
Ｉ１６とする。
まず、ＣＰＵ２１は時刻ｔｌｌから時刻ｔ１３までＨレ
ベルの制御信号ＯＥＩを３ステートバツフアアンプＢｌ
に出力し、時刻１３から時刻１５までＨレベルの制御信
号ＯＥ３を３ステートバツフアアンプＢ３に出力する。
ベルの制御信号ＯＥＩを３ステートバツフアアンプＢｌ
に出力し、時刻１３から時刻１５までＨレベルの制御信
号ＯＥ３を３ステートバツフアアンプＢ３に出力する。
これによって、レジスタＩに記憶されたデータｌが時刻
ｔ１１から時刻１３までデータ出力バス１４に出力され
た後、レジスタ３に記憶されたデータ２が時刻ｔ１３か
ら時刻ｔ１５までデータ出力バス１４に出力される。
ｔ１１から時刻１３までデータ出力バス１４に出力され
た後、レジスタ３に記憶されたデータ２が時刻ｔ１３か
ら時刻ｔ１５までデータ出力バス１４に出力される。
ラッチ回路Ｌ３は、反転クロック■の立ち上がり時であ
る時刻ｔ１２に上記データｌをラッチして出力した後、
次の反転クロックαの立ち上がり時である時刻ｔ１４に
上記データ２をラッチして出力する。一方、ＣＰＵ２１
は、時刻ｔ１２から時刻ｔ１４までＨレベルの制御信号
ＯＥ７を３ステートバツフアアンプＢ７に出力する。従
って、ラッチＬ３によってラッチされたデータｌが時刻
１１２から時刻ｔ１４までデータ人力バス１３に出力さ
れるととらに、データ２が時刻ｔ１４から時刻ｔ１６ま
でデータ入力バス１３に出力される。
る時刻ｔ１２に上記データｌをラッチして出力した後、
次の反転クロックαの立ち上がり時である時刻ｔ１４に
上記データ２をラッチして出力する。一方、ＣＰＵ２１
は、時刻ｔ１２から時刻ｔ１４までＨレベルの制御信号
ＯＥ７を３ステートバツフアアンプＢ７に出力する。従
って、ラッチＬ３によってラッチされたデータｌが時刻
１１２から時刻ｔ１４までデータ人力バス１３に出力さ
れるととらに、データ２が時刻ｔ１４から時刻ｔ１６ま
でデータ入力バス１３に出力される。
さらに、ＣＰＵ２１は、時刻ｔ１３から時刻ｔ１５まで
ト■レベルの制御信号Ｓ２をスイッチ２に出力した後、
時刻ｔ１５から時刻ｔ１７までＨレベルの制御信号Ｓ４
をスイッチ４に出力する。これによって、レジスタ２は
クロックＯＫの立ち上がり時である時刻ｔｔａにおいて
データｌを人力して記憶し、また、レジスタ４はクロッ
クＣＫの立ち上がり時である時刻ｔ１５においてデータ
２を入力して記憶する。
ト■レベルの制御信号Ｓ２をスイッチ２に出力した後、
時刻ｔ１５から時刻ｔ１７までＨレベルの制御信号Ｓ４
をスイッチ４に出力する。これによって、レジスタ２は
クロックＯＫの立ち上がり時である時刻ｔｔａにおいて
データｌを人力して記憶し、また、レジスタ４はクロッ
クＣＫの立ち上がり時である時刻ｔ１５においてデータ
２を入力して記憶する。
以上の動作により、レジスタ！及び３に記憶されたデー
タ１．２がそれぞれ、レジスタ２及び４に転送される。
タ１．２がそれぞれ、レジスタ２及び４に転送される。
以上の実施例においては、２つのデータ１，２を時刻Ｌ
ｌｌから時刻１５までの２クロック周期の時間で転送を
行っているが、上述の従来例では、１つのデータバスを
用いてデータ１を転送した後データ２を転送するので、
本実施例の２倍の４クロック周期の時間を要する。従っ
て、本実施例の装置を用いることにより、データの転送
時間を従来例に比較してＩ／２に短縮することができる
。
ｌｌから時刻１５までの２クロック周期の時間で転送を
行っているが、上述の従来例では、１つのデータバスを
用いてデータ１を転送した後データ２を転送するので、
本実施例の２倍の４クロック周期の時間を要する。従っ
て、本実施例の装置を用いることにより、データの転送
時間を従来例に比較してＩ／２に短縮することができる
。
（２）ＲＯＭＩＩのＮ番地に記憶されたデータ３をレジ
スタｌに転送する場合 第３図において、クロックＣＫの最初の立ち上がり時を
時刻ｔ２＋とし、以下クロックＣＫの半周期毎の時刻を
、Ｉ２２ないしＩ２５とする。
スタｌに転送する場合 第３図において、クロックＣＫの最初の立ち上がり時を
時刻ｔ２＋とし、以下クロックＣＫの半周期毎の時刻を
、Ｉ２２ないしＩ２５とする。
まず、ＣＰＵ２１は時刻ｔ２１から時刻２３までＮ番地
のアドレスをアドレスバス１５を介してＲＯＭＩＩに出
力し、これに応答してＲＯＭ１ｌは当該Ｎ番地に記憶さ
れたデータ３をラッチ回路Ｌ１に出力する。ラッチ回路
Ｌｌは、反転クロック丁の立ち上がり時である時刻ｔ２
２において入力されたデータ３をラッチした後出力する
。
のアドレスをアドレスバス１５を介してＲＯＭＩＩに出
力し、これに応答してＲＯＭ１ｌは当該Ｎ番地に記憶さ
れたデータ３をラッチ回路Ｌ１に出力する。ラッチ回路
Ｌｌは、反転クロック丁の立ち上がり時である時刻ｔ２
２において入力されたデータ３をラッチした後出力する
。
このとき、ＣＰＵ２１は時刻ｔ２２から時刻ｔ２４まで
Ｈレベルの制御信号ＯＥ５を３ステートバツフアアンプ
Ｂ５に出力する。従って、データ３がラッチＬｌから３
ステートバツフアアンプＢ５を介してデータ入力バス１
３に出力される。
Ｈレベルの制御信号ＯＥ５を３ステートバツフアアンプ
Ｂ５に出力する。従って、データ３がラッチＬｌから３
ステートバツフアアンプＢ５を介してデータ入力バス１
３に出力される。
次いで、ＣＰＵ２１は時刻ｔ２３から時刻ｔ２５までＨ
レベルの制御信号Ｓｌを出力する。これによって、デー
タ入力バスＩ３上のデータ３がレジスタｌに入力される
。レジスタｌはクロックＯＫの立ち上がり時である時刻
ｔ２３において入力されるデータ３を人力して記憶する
。
レベルの制御信号Ｓｌを出力する。これによって、デー
タ入力バスＩ３上のデータ３がレジスタｌに入力される
。レジスタｌはクロックＯＫの立ち上がり時である時刻
ｔ２３において入力されるデータ３を人力して記憶する
。
以上の動作によって、ＲＯＭＩ １のＮ番地に記憶され
たデータ３がレジスタｌに転送される。
たデータ３がレジスタｌに転送される。
（３）ＲＡＭＩ ２の■番地に記憶されたデータ４をレ
ジスタ２に一時記憶した後肢データ４をＲＡＭ１２のＪ
番地に転送する場合 第４図において、クロックＧＫの最初の立ち上がり時を
時刻ｔ３１とし、以下クロックＧＫの半周期毎の時刻を
、Ｉ３２ないしＩ３７とする。
ジスタ２に一時記憶した後肢データ４をＲＡＭ１２のＪ
番地に転送する場合 第４図において、クロックＧＫの最初の立ち上がり時を
時刻ｔ３１とし、以下クロックＧＫの半周期毎の時刻を
、Ｉ３２ないしＩ３７とする。
まず、ＣＰＵ２１は時刻ｔ３１から時刻ｔ３６までＨレ
ベルの読み出し／書き込み信号ｎ／ＷをＲＡＭ１２に出
力するとともに、時刻ｔ３１から時刻ｔ３３まで！番地
のアドレスをアドレスバス１５を介してＲＡＭ１２に出
力する。これに応答してＲＡＭ１２は、１番地のアドレ
スに記憶されたデータ４を読み出しラッチ回路Ｌ２に出
力する。
ベルの読み出し／書き込み信号ｎ／ＷをＲＡＭ１２に出
力するとともに、時刻ｔ３１から時刻ｔ３３まで！番地
のアドレスをアドレスバス１５を介してＲＡＭ１２に出
力する。これに応答してＲＡＭ１２は、１番地のアドレ
スに記憶されたデータ４を読み出しラッチ回路Ｌ２に出
力する。
ラッチ回路Ｌ２は、反転クロックτにの立ち上がり時で
ある時刻ｔ３２において入力されたデータ４をラッチし
た後出力する。
ある時刻ｔ３２において入力されたデータ４をラッチし
た後出力する。
次いで、ＣＰＵ２１は時刻ｔ３２から時刻ｔ３４までＩ
］レベルの制御信号ＯＥ６を３ステートバツフアアンプ
Ｂ６に出力するとともに、当該時間において、Ｈレベル
の制御信号Ｓ２をスイッチ２に出力する。これによって
、データ４がラッチ回路Ｌ２から３ステートバツフアア
ンプＢ６、データ入力バス１３、スイッチ２を介してレ
ジスタ２に入力される。レジスタ２はクロックＣＫの立
ち上がり時である時刻ｔ３３においてデータ４を入力し
て記憶した出力する。
］レベルの制御信号ＯＥ６を３ステートバツフアアンプ
Ｂ６に出力するとともに、当該時間において、Ｈレベル
の制御信号Ｓ２をスイッチ２に出力する。これによって
、データ４がラッチ回路Ｌ２から３ステートバツフアア
ンプＢ６、データ入力バス１３、スイッチ２を介してレ
ジスタ２に入力される。レジスタ２はクロックＣＫの立
ち上がり時である時刻ｔ３３においてデータ４を入力し
て記憶した出力する。
さらに、ＣＰＵ２１は、時刻ｔＦ５から時刻Ｅ３７まで
Ｊ番地のアドレスをアドレスバス１５を介してＲＡＭ１
２に出力するとともに、当該時間において、ト■レベル
の制御信号ＯＥ２及びＨレベルの制御信号Ｓ５をそれぞ
れ３ステートバツフアアンプＢ２及びスイッチ５に出力
する。これによって、レジスタ２に記憶されたデータ４
が３ステートバツフアアンプＢ２、データ出力バス１４
、及びスイッチ５を介してＲＡＭＩ２に入力される。
Ｊ番地のアドレスをアドレスバス１５を介してＲＡＭ１
２に出力するとともに、当該時間において、ト■レベル
の制御信号ＯＥ２及びＨレベルの制御信号Ｓ５をそれぞ
れ３ステートバツフアアンプＢ２及びスイッチ５に出力
する。これによって、レジスタ２に記憶されたデータ４
が３ステートバツフアアンプＢ２、データ出力バス１４
、及びスイッチ５を介してＲＡＭＩ２に入力される。
次いで、ＣＰＵ２１は時刻ｔ３６から時刻ｔ３７までＬ
レベルの読み出し／書き込み信号Ｒ／ＷをＲＡＭＩ２に
出力する。これに応答して、ＲＡＭＩ２は１人力された
データをＣＰＵ２１から指定されたＪ番地に記憶する。
レベルの読み出し／書き込み信号Ｒ／ＷをＲＡＭＩ２に
出力する。これに応答して、ＲＡＭＩ２は１人力された
データをＣＰＵ２１から指定されたＪ番地に記憶する。
以上の動作によって、ＲＡＭ１２の■番地に記憶された
データ４がレジスタ２に一時記憶された後、該データ４
がＲＡＭＩ２のＪ番地に転送される。
データ４がレジスタ２に一時記憶された後、該データ４
がＲＡＭＩ２のＪ番地に転送される。
以上説明したように、上記（１）のように連続して複数
のデータを転送する場合、もしくは例えばＣＰＵｌ０内
のレジスタからＲＡＭ１２へ書き込むとともにＲＯＭＩ
ＩからＣＰＵｌ０内のレジスタへ読み出す場合、２つの
データバス１３．１４を用いてデータを転送することが
できるので、１つのデータバスしか持たない従来例に比
較して、転送時間をＩ／２に短縮することができる。ま
た、本実施例において、各データバス１３．１４に接続
される各機能回路及び素子の数は、１つのデータバスに
すべての各機能回路及び素子が接続される従来例に比較
して大幅に少なくなるので、各データバスにおける浮遊
容量を小さくすることができ、これによって、従来例に
比較して高速でデータを伝送することができるという利
点がある。
のデータを転送する場合、もしくは例えばＣＰＵｌ０内
のレジスタからＲＡＭ１２へ書き込むとともにＲＯＭＩ
ＩからＣＰＵｌ０内のレジスタへ読み出す場合、２つの
データバス１３．１４を用いてデータを転送することが
できるので、１つのデータバスしか持たない従来例に比
較して、転送時間をＩ／２に短縮することができる。ま
た、本実施例において、各データバス１３．１４に接続
される各機能回路及び素子の数は、１つのデータバスに
すべての各機能回路及び素子が接続される従来例に比較
して大幅に少なくなるので、各データバスにおける浮遊
容量を小さくすることができ、これによって、従来例に
比較して高速でデータを伝送することができるという利
点がある。
以上の実施例においては、データ入力バス１３及びデー
タ出力バス１４に、ＣＰＵｌ０のレジスタ１ないし４、
ＲＯＭＩＩ、及びＲＡＭ１２を接続しているが、これに
限らず、外部装置と接続される入出力ボート等の周辺装
置を接続するようにしてもよい。
タ出力バス１４に、ＣＰＵｌ０のレジスタ１ないし４、
ＲＯＭＩＩ、及びＲＡＭ１２を接続しているが、これに
限らず、外部装置と接続される入出力ボート等の周辺装
置を接続するようにしてもよい。
［発明の効果］
以上詳述したように本発明によれば、中央演算処理装置
からデータを入力し周辺装置にデータを出力するための
第１のデータバスと、上記周辺装置からデータを入力し
上記中央演算処理装置にデータを出力するための第２の
データバスとを備えたので、１つのデータバスを用いて
データを転送する従来例に比較して、データの転送時間
を１７２に短縮することができる。また゛、上記第１と
第２のデータバスに接続される中央演算処理回路内の例
えばレジスタ等の機能回路及び周辺装置の数は、１つの
データバスにすべての上記各機能回路及び周辺装置が接
続される従来例に比較して大幅に少なくなるので、上記
第１と第２の各データバスにおける浮遊容量を小さくす
ることができ、これによって、従来例に比較して高速で
データを伝送することができるという利点がある。
からデータを入力し周辺装置にデータを出力するための
第１のデータバスと、上記周辺装置からデータを入力し
上記中央演算処理装置にデータを出力するための第２の
データバスとを備えたので、１つのデータバスを用いて
データを転送する従来例に比較して、データの転送時間
を１７２に短縮することができる。また゛、上記第１と
第２のデータバスに接続される中央演算処理回路内の例
えばレジスタ等の機能回路及び周辺装置の数は、１つの
データバスにすべての上記各機能回路及び周辺装置が接
続される従来例に比較して大幅に少なくなるので、上記
第１と第２の各データバスにおける浮遊容量を小さくす
ることができ、これによって、従来例に比較して高速で
データを伝送することができるという利点がある。
第１図は本発明の一実施例であるデータ処理装置のブロ
ック図、 第２図ないし第４図は第１図の装置の動作を示すタイミ
ングチャートである。 ｌないし４・・・レジスタ、 １０．２１・・・中央演算処理装置（ＣＰ Ｕ）、１１
・・・読み出し専用メモリ（ｒｔＯＭ）、１２・・・随
時書き込み読み出し可能なメモリ（ＲＡ Ｍ）、 １３・・・データ人力バス、 １４・・・データ出力バス、 １５・・・アドレスバス、 ２０・・・クロック発生器、 ＳＷＩないしＳＷ５・・・スイッチ、 ＢｌないしＢ７・・・３ステートバツフアアンプ、Ｌｌ
ないしＬ３・・・ラッチ回路。 嬉１（！Ｉ 第２７
ック図、 第２図ないし第４図は第１図の装置の動作を示すタイミ
ングチャートである。 ｌないし４・・・レジスタ、 １０．２１・・・中央演算処理装置（ＣＰ Ｕ）、１１
・・・読み出し専用メモリ（ｒｔＯＭ）、１２・・・随
時書き込み読み出し可能なメモリ（ＲＡ Ｍ）、 １３・・・データ人力バス、 １４・・・データ出力バス、 １５・・・アドレスバス、 ２０・・・クロック発生器、 ＳＷＩないしＳＷ５・・・スイッチ、 ＢｌないしＢ７・・・３ステートバツフアアンプ、Ｌｌ
ないしＬ３・・・ラッチ回路。 嬉１（！Ｉ 第２７
Claims (1)
- （１）中央演算処理装置と周辺装置間でデータを転送し
所定の処理を行うデータ処理装置において、上記中央演
算処理装置のデータ出力端子及び上記周辺装置のデータ
入力端子に接続され上記中央演算処理装置からデータを
出力し上記周辺装置にデータを入力するための第１のデ
ータバスと、上記中央演算処理装置のデータ入力端子及
び上記周辺装置のデータ出力端子に接続され上記周辺装
置からデータを出力し上記中央演算処理装置にデータを
入力するための第２のデータバスとを備えたことを特徴
とするデータ処置装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28136187A JPH01121961A (ja) | 1987-11-05 | 1987-11-05 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28136187A JPH01121961A (ja) | 1987-11-05 | 1987-11-05 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01121961A true JPH01121961A (ja) | 1989-05-15 |
Family
ID=17638041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28136187A Pending JPH01121961A (ja) | 1987-11-05 | 1987-11-05 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01121961A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307668A (ja) * | 1990-11-28 | 1995-11-21 | Nec Corp | ディジタルアナログ変換装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5269242A (en) * | 1975-12-05 | 1977-06-08 | Fujitsu Ltd | Information processing system |
-
1987
- 1987-11-05 JP JP28136187A patent/JPH01121961A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5269242A (en) * | 1975-12-05 | 1977-06-08 | Fujitsu Ltd | Information processing system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307668A (ja) * | 1990-11-28 | 1995-11-21 | Nec Corp | ディジタルアナログ変換装置 |
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