JPH0580031B2 - - Google Patents
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- Publication number
- JPH0580031B2 JPH0580031B2 JP58080860A JP8086083A JPH0580031B2 JP H0580031 B2 JPH0580031 B2 JP H0580031B2 JP 58080860 A JP58080860 A JP 58080860A JP 8086083 A JP8086083 A JP 8086083A JP H0580031 B2 JPH0580031 B2 JP H0580031B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- registers
- bus
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
- Control By Computers (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、例えばタイマやシリアル入出力回
路などの機能回路を複数個有する機能回路ブロツ
クに関する。
路などの機能回路を複数個有する機能回路ブロツ
クに関する。
〔背景技術〕
例えばシングルチツプマイクロ・コンピユータ
を用いる制御システムにおいては、周辺回路とし
てタイマやシリアル入出力回路などの機能回路を
比較的多く使用する。この場合、それらの機能回
路も上記シングルチツプマイクロ・コンピユータ
内に一緒に集積化することが望まれる。しかしな
がら、タイマや入出力回路などの機能回路は、カ
ウンタあるいは直列シフト回路などの機能回路を
使用するため、通常のレジスタなどに比べると、
その構成はかなり複雑である。従つて、それらの
機能回路の数が多くなると、シングルチツプマイ
クロ・コンピユータ内に集積化することが非常に
困難になつてくる。また、それらの機能回路だけ
で半導体集積回路を構成する場合も、各機能回路
がそれぞれチツプ内にて大きな面積を占めるた
め、余り多くの機能回路を集積化することができ
ない。
を用いる制御システムにおいては、周辺回路とし
てタイマやシリアル入出力回路などの機能回路を
比較的多く使用する。この場合、それらの機能回
路も上記シングルチツプマイクロ・コンピユータ
内に一緒に集積化することが望まれる。しかしな
がら、タイマや入出力回路などの機能回路は、カ
ウンタあるいは直列シフト回路などの機能回路を
使用するため、通常のレジスタなどに比べると、
その構成はかなり複雑である。従つて、それらの
機能回路の数が多くなると、シングルチツプマイ
クロ・コンピユータ内に集積化することが非常に
困難になつてくる。また、それらの機能回路だけ
で半導体集積回路を構成する場合も、各機能回路
がそれぞれチツプ内にて大きな面積を占めるた
め、余り多くの機能回路を集積化することができ
ない。
この発明は、以上のような問題を鑑みてなされ
たもので、その目的とするところは、複数の機能
回路を比較的小さな回路規模でもつて実現するこ
とができ、これにより例えば、シングルチツプマ
イクロ・コンピユータ内にも多数の機能回路を無
理なく設けることができるようにした機能回路ブ
ロツクを提供することにある。
たもので、その目的とするところは、複数の機能
回路を比較的小さな回路規模でもつて実現するこ
とができ、これにより例えば、シングルチツプマ
イクロ・コンピユータ内にも多数の機能回路を無
理なく設けることができるようにした機能回路ブ
ロツクを提供することにある。
この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添付図
面から明かになるであろう。
な特徴については、本明細書の記述および添付図
面から明かになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、一つの機能回路に対して複数の記憶
ブロツクを設けるとともに、上記機能回路と上記
複数の記憶ブロツクを共通のバスに接続し、各記
憶ブロツクの記憶内容を時分割により準事上記機
能回路に転送して機能処理するとともに、その機
能処理結果を元の記憶ブロツクに転送するように
し、これにより複数の機能回路を比較的小さな回
路規模でもつて実現することができ、これにより
例えば、シングルチツプマイクロ・コンピユータ
内にも多数の機能回路を無理なく設けることがで
きるようにするという目的を達成するものであ
る。
ブロツクを設けるとともに、上記機能回路と上記
複数の記憶ブロツクを共通のバスに接続し、各記
憶ブロツクの記憶内容を時分割により準事上記機
能回路に転送して機能処理するとともに、その機
能処理結果を元の記憶ブロツクに転送するように
し、これにより複数の機能回路を比較的小さな回
路規模でもつて実現することができ、これにより
例えば、シングルチツプマイクロ・コンピユータ
内にも多数の機能回路を無理なく設けることがで
きるようにするという目的を達成するものであ
る。
以下、この発明の代表的な実施例を図面を参照
しながら説明する。
しながら説明する。
なお、図面において同一あるいは相当する部分
は同一符号で示す。
は同一符号で示す。
第１図は、この発明による機能回路ブロツクの
一実施例を示す。同図に示す機能回路フロツク１
０は、CPU１２とともに単一の半導体基体に集
積化された、いわゆるシングルチツプマイクロ・
コンピユータとして構成されている。機能回路ブ
ロツク１０は、先ず、機能回路として直列シフト
回路１４および加減算回路１６が１つずつ設けら
れている。これとともに、記憶ブロツクとして多
数のレジスタＲ１１〜Ｒ１ｎ，、Ｒ２１〜Ｒ２ｎ
が設けられている。直列シフト回路１４、加減算
回路１６、各レジスタＲ１１〜Ｒ１ｎ，Ｒ２１〜
Ｒ２ｎは、共通のデータバスＢ１，Ｂ２にそれぞ
れ接続されている。データバスＢ１，Ｂ２にはス
イツチSW１，SW２を介してCPU１２にも接続
されている。各レジスタＲ１１〜Ｒ１ｎ，Ｒ２１
〜２ｎのデータ内容は、上記CPU１２によつて
任意に書込および読出されるようになつている。
一実施例を示す。同図に示す機能回路フロツク１
０は、CPU１２とともに単一の半導体基体に集
積化された、いわゆるシングルチツプマイクロ・
コンピユータとして構成されている。機能回路ブ
ロツク１０は、先ず、機能回路として直列シフト
回路１４および加減算回路１６が１つずつ設けら
れている。これとともに、記憶ブロツクとして多
数のレジスタＲ１１〜Ｒ１ｎ，、Ｒ２１〜Ｒ２ｎ
が設けられている。直列シフト回路１４、加減算
回路１６、各レジスタＲ１１〜Ｒ１ｎ，Ｒ２１〜
Ｒ２ｎは、共通のデータバスＢ１，Ｂ２にそれぞ
れ接続されている。データバスＢ１，Ｂ２にはス
イツチSW１，SW２を介してCPU１２にも接続
されている。各レジスタＲ１１〜Ｒ１ｎ，Ｒ２１
〜２ｎのデータ内容は、上記CPU１２によつて
任意に書込および読出されるようになつている。
上記レジスタＲ１１〜Ｒ１ｎ，Ｒ２１〜Ｒ２ｎ
は２つの群Ｒ１１〜Ｒ１ｎとＲ２１〜Ｒ２ｎとに
分けられる。一方の群Ｒ１１〜Ｒ１ｎはそれぞれ
上記直列シフト回路１４との間で、また他方の群
Ｒ２１〜Ｒ２ｎは上記加減算回路１６との間でそ
れぞれデータの転送を相互に行なうようになつて
いる。そのデータの転送は共通のデータバスＢ
１，Ｂ２を介して行なわれる。レジスタ側から直
列シフト回路１４あるいは加減算回路１６側へデ
ータの転送は一方のデータバスＢ１を介して、ま
た直列シフト回路１４あるいは加減算回路１６側
からレジスタ側への転送は他方のデータバスＢ２
を介してそれぞれに行なわれる。このように２つ
のデータバスＢ１，Ｂ２によつて方向別にデータ
の転送を行なうことにより、両方向からデータ転
送が同時に行なわれるようになつている。各レジ
スタにおけるデータの転送動作は時分割により順
次行なわれる。この時分割制御は、各レジスタご
とに与えられる制御クロツクφ１１〜φ１ｎ，φ
２１〜φ２ｎにより行なわれる。
は２つの群Ｒ１１〜Ｒ１ｎとＲ２１〜Ｒ２ｎとに
分けられる。一方の群Ｒ１１〜Ｒ１ｎはそれぞれ
上記直列シフト回路１４との間で、また他方の群
Ｒ２１〜Ｒ２ｎは上記加減算回路１６との間でそ
れぞれデータの転送を相互に行なうようになつて
いる。そのデータの転送は共通のデータバスＢ
１，Ｂ２を介して行なわれる。レジスタ側から直
列シフト回路１４あるいは加減算回路１６側へデ
ータの転送は一方のデータバスＢ１を介して、ま
た直列シフト回路１４あるいは加減算回路１６側
からレジスタ側への転送は他方のデータバスＢ２
を介してそれぞれに行なわれる。このように２つ
のデータバスＢ１，Ｂ２によつて方向別にデータ
の転送を行なうことにより、両方向からデータ転
送が同時に行なわれるようになつている。各レジ
スタにおけるデータの転送動作は時分割により順
次行なわれる。この時分割制御は、各レジスタご
とに与えられる制御クロツクφ１１〜φ１ｎ，φ
２１〜φ２ｎにより行なわれる。
第２図は、各レジスタＲ１１〜Ｒ１ｎ，Ｒ２１
〜Ｒ２ｎにおけるそれぞれのデータ転送のタイミ
ングを示す。ここで、データの転送は一方の群の
レジスタＲ１１〜Ｒ１ｎから始まるものとする。
先ず、第１番目のレジスタＲ１１に予め書込まれ
ていたデータが、クロツクφ１１のタイミング
（例えば立上り）で、上記直列シフト回路１４に
転送される。直列シフト回路１４はその転送され
たデータに１ビツトだけ直列シフト処理を行な
う。直列シフト処理されたデータは、そのクロツ
クφ１１のタイミング（例えば立上り）で、ただ
ちに元のレジスタＲ１１に転送される。これによ
り、その第１番目のレジスタＲ１１内のデータは
１ビツトだけ直列にシフトされる。次に、クロツ
クφ１２のタイミングにて、第２番目のレジスタ
Ｒ１２のデータが上記直列シフト回路１４に転送
され、そこで１ビツトだけ直列シフトされて、再
びその第２番目のレジスタＲ１２に戻される。こ
れにより、第２番目のレジスタＲ１２内のデータ
も１ビツトだけ直列シフトされる。同様にして、
第ｎ番目までの各レジスタＲ１１〜Ｒ１ｎ内のデ
ータがそれぞれ１ビツトずつ直列シフトされる。
この後、引続いて他方の群のレジスタＲ２１〜Ｒ
２ｎのデータ転送が行なわれる。先ず、クロツク
φ２１のタイミングにて、レジスタＲ２１内のデ
ータが加減算回路１６に転送される。加減算回路
１６はその転送されたデータに＋１の加算処理
（あるいは−１の減算処理）を行なう。加算処理
されたデータは元のレジスタＲ２１に転送され
る。これにより、そのレジスタＲ２１内のデータ
は＋１だけ加算（あるいは−１だけ減算）され
る。同様にして、各制御クロツクφ２１〜φ２ｎ
のタイミングごとにレジスタＲ２１〜Ｒ２ｎ内の
データが順次＋１ずつ加算（あるいは−１ずつ減
算）されていく。以上のようにして、全部のレジ
スタＲ１１〜Ｒ１ｎ，Ｒ２１〜Ｒ２ｎ内のデータ
に対する直列シフトあるいは加算（あるいは減
算）の機能処理が一通り終わると、再び始めに戻
つて各レジスタごとにデータの機能処理が時分割
により順次繰り返される。つまり、一方の群のレ
ジスタＲ１１〜Ｒ１ｎ内の各データは、それぞれ
制御クロツクφ１１〜φ１ｎ，φ２１〜φ２ｎの
１巡回周期ごとに１ビツトずつ直列シフトされ
る。また、他方の群のレジスタＲ２１〜Ｒ２ｎ内
の各データは、それぞれの１巡回周期ごとに＋１
ずつ加算（あるいは減算）される。
〜Ｒ２ｎにおけるそれぞれのデータ転送のタイミ
ングを示す。ここで、データの転送は一方の群の
レジスタＲ１１〜Ｒ１ｎから始まるものとする。
先ず、第１番目のレジスタＲ１１に予め書込まれ
ていたデータが、クロツクφ１１のタイミング
（例えば立上り）で、上記直列シフト回路１４に
転送される。直列シフト回路１４はその転送され
たデータに１ビツトだけ直列シフト処理を行な
う。直列シフト処理されたデータは、そのクロツ
クφ１１のタイミング（例えば立上り）で、ただ
ちに元のレジスタＲ１１に転送される。これによ
り、その第１番目のレジスタＲ１１内のデータは
１ビツトだけ直列にシフトされる。次に、クロツ
クφ１２のタイミングにて、第２番目のレジスタ
Ｒ１２のデータが上記直列シフト回路１４に転送
され、そこで１ビツトだけ直列シフトされて、再
びその第２番目のレジスタＲ１２に戻される。こ
れにより、第２番目のレジスタＲ１２内のデータ
も１ビツトだけ直列シフトされる。同様にして、
第ｎ番目までの各レジスタＲ１１〜Ｒ１ｎ内のデ
ータがそれぞれ１ビツトずつ直列シフトされる。
この後、引続いて他方の群のレジスタＲ２１〜Ｒ
２ｎのデータ転送が行なわれる。先ず、クロツク
φ２１のタイミングにて、レジスタＲ２１内のデ
ータが加減算回路１６に転送される。加減算回路
１６はその転送されたデータに＋１の加算処理
（あるいは−１の減算処理）を行なう。加算処理
されたデータは元のレジスタＲ２１に転送され
る。これにより、そのレジスタＲ２１内のデータ
は＋１だけ加算（あるいは−１だけ減算）され
る。同様にして、各制御クロツクφ２１〜φ２ｎ
のタイミングごとにレジスタＲ２１〜Ｒ２ｎ内の
データが順次＋１ずつ加算（あるいは−１ずつ減
算）されていく。以上のようにして、全部のレジ
スタＲ１１〜Ｒ１ｎ，Ｒ２１〜Ｒ２ｎ内のデータ
に対する直列シフトあるいは加算（あるいは減
算）の機能処理が一通り終わると、再び始めに戻
つて各レジスタごとにデータの機能処理が時分割
により順次繰り返される。つまり、一方の群のレ
ジスタＲ１１〜Ｒ１ｎ内の各データは、それぞれ
制御クロツクφ１１〜φ１ｎ，φ２１〜φ２ｎの
１巡回周期ごとに１ビツトずつ直列シフトされ
る。また、他方の群のレジスタＲ２１〜Ｒ２ｎ内
の各データは、それぞれの１巡回周期ごとに＋１
ずつ加算（あるいは減算）される。
ここで、各制御クロツクφ１１〜φ１ｎ，φ２
１〜φ２ｎは、周期が一定の基準クロツクφOに
基づいて作られる。従つて、制御クロツクφ１１
〜φ１ｎ、φ２１〜φ２ｎが一通り巡回する周期
も一定である。
１〜φ２ｎは、周期が一定の基準クロツクφOに
基づいて作られる。従つて、制御クロツクφ１１
〜φ１ｎ、φ２１〜φ２ｎが一通り巡回する周期
も一定である。
そこで先ず、加減算回路１６との間でデータの
転送を行なうレジスタＲ２１〜Ｒ２ｎに着目して
みると、各レジスタ内のデータはそれぞれに一定
の巡回周期で＋１ずつ歩進されている。従つて、
例えばCPU１２によつて任意のレジスタに零を
書込み、その後時間を置いてそのレジスタの内容
を読出すと、その書込から読出までの時間に応じ
て歩進されたデータすなわち時間データを得るこ
とができる。つまり、各レジスタＲ２１〜Ｒ２ｎ
があたかもそれぞれに独立したタイマとして機能
することができるのである。これにより、タイマ
の機能回路としては加減算回路１６が一つだけし
かないのにも拘らず、複数のレジスタＲ２１〜Ｒ
２ｎの数だけのタイマ機能回路が実現される。
転送を行なうレジスタＲ２１〜Ｒ２ｎに着目して
みると、各レジスタ内のデータはそれぞれに一定
の巡回周期で＋１ずつ歩進されている。従つて、
例えばCPU１２によつて任意のレジスタに零を
書込み、その後時間を置いてそのレジスタの内容
を読出すと、その書込から読出までの時間に応じ
て歩進されたデータすなわち時間データを得るこ
とができる。つまり、各レジスタＲ２１〜Ｒ２ｎ
があたかもそれぞれに独立したタイマとして機能
することができるのである。これにより、タイマ
の機能回路としては加減算回路１６が一つだけし
かないのにも拘らず、複数のレジスタＲ２１〜Ｒ
２ｎの数だけのタイマ機能回路が実現される。
次に、直列シフト回路１４との間でデータの転
送を行なうレジスタＲ１１〜Ｒ１ｎに着目してみ
ると、各レジスタ内のデータはそれぞれに一定の
巡回周期で１ビツトずつ直列シフトされる。従つ
て、各レジスタＲ２１〜Ｒ２ｎのそれぞれの
MSB（一方の最列端の記憶ビツト）の出力には、
１巡回周期ごとに順次シフトされてくるビツトデ
ータの状態が現われる。これにより、例えば
CPU１２がスイツチSW２をオンさせデータバス
Ｂを介してそのレジスタに予めデータを並列に書
込んでおけば、その並列に書込まれたデータを上
記レジスタのMSBからシリアル出力Soとして取
出すことができる。また、各レジスタＲ１１〜１
ｎのそれぞれのLSB（他方の最列端の記憶ビツ
ト）におけるビツトデータは、一巡回周期ごとに
順次シフトされてレジスタ内に繰り込まれる。従
つて、そのLSBからレジスタ内にシリアルデー
タSiを入力することができる。このようにして入
力されたデータは、例えばCPU１２によつてス
イツチSW１をオンさせデータバスＢ１を介して
読取ることができる。つまり、各レジスタＲ１１
〜Ｒ１ｎがあたかもそれぞれに独立したシリアル
入出力回路として機能することができるのであ
る。これにより、シリアル入出力の機能回路とし
ては、直列シフト回路１４が一つだけしかないの
にも拘らず、複数のレジスタＲ１１〜１ｎの数だ
けのシリアル入出力回路の機能が実現される。
送を行なうレジスタＲ１１〜Ｒ１ｎに着目してみ
ると、各レジスタ内のデータはそれぞれに一定の
巡回周期で１ビツトずつ直列シフトされる。従つ
て、各レジスタＲ２１〜Ｒ２ｎのそれぞれの
MSB（一方の最列端の記憶ビツト）の出力には、
１巡回周期ごとに順次シフトされてくるビツトデ
ータの状態が現われる。これにより、例えば
CPU１２がスイツチSW２をオンさせデータバス
Ｂを介してそのレジスタに予めデータを並列に書
込んでおけば、その並列に書込まれたデータを上
記レジスタのMSBからシリアル出力Soとして取
出すことができる。また、各レジスタＲ１１〜１
ｎのそれぞれのLSB（他方の最列端の記憶ビツ
ト）におけるビツトデータは、一巡回周期ごとに
順次シフトされてレジスタ内に繰り込まれる。従
つて、そのLSBからレジスタ内にシリアルデー
タSiを入力することができる。このようにして入
力されたデータは、例えばCPU１２によつてス
イツチSW１をオンさせデータバスＢ１を介して
読取ることができる。つまり、各レジスタＲ１１
〜Ｒ１ｎがあたかもそれぞれに独立したシリアル
入出力回路として機能することができるのであ
る。これにより、シリアル入出力の機能回路とし
ては、直列シフト回路１４が一つだけしかないの
にも拘らず、複数のレジスタＲ１１〜１ｎの数だ
けのシリアル入出力回路の機能が実現される。
以上のようにして、比較的小規模に構成できる
レジスタを増設するだけでもつてタイマあるいは
シリアル入出力回路などの機能回路を数多く設け
ることができる。
レジスタを増設するだけでもつてタイマあるいは
シリアル入出力回路などの機能回路を数多く設け
ることができる。
以上のように、この発明による機能回路ブロツ
クでは、シリアル入出力回路を含む複数の機能回
路を比較的小さな回路規模でもつて実現すること
ができ、これにより例えばシングルチツプマイク
ロ・コンピユータ内にも多数の機能回路を無理な
く設けることができる。
クでは、シリアル入出力回路を含む複数の機能回
路を比較的小さな回路規模でもつて実現すること
ができ、これにより例えばシングルチツプマイク
ロ・コンピユータ内にも多数の機能回路を無理な
く設けることができる。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、この発明は上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまで
もない。例えば、上記記憶ブロツクはRAMであ
つてもよい。又、機能回路ブロツクの更に複雑な
動作を可能にするため、専用の制御回路をもつて
もよい。
もとづき具体的に説明したが、この発明は上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまで
もない。例えば、上記記憶ブロツクはRAMであ
つてもよい。又、機能回路ブロツクの更に複雑な
動作を可能にするため、専用の制御回路をもつて
もよい。
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野であるシン
グルチツプマイクロ・コンピユータについて説明
したが、それに限定されるものではなく、例え
ば、マイクロ・コンピユータとは別に構成される
周辺回路などにも適用できる。
れた発明をその背景となつた利用分野であるシン
グルチツプマイクロ・コンピユータについて説明
したが、それに限定されるものではなく、例え
ば、マイクロ・コンピユータとは別に構成される
周辺回路などにも適用できる。
第１図はこの発明による機能回路ブロツクの一
実施例を示す回路図である。第２図は第１図の回
路の動作状態を示すタイミングチヤートである。 １０……機能回路ブロツク、１２……中央処理
装置（CPU）、１４……機能回路（直列シフト回
路）、１６……機能回路（加減算回路）、Ｒ１１〜
Ｒ１ｎ……シリアル入出力回路として機能する記
憶ブロツク（レジスタ）、Ｒ２１〜Ｒ２ｎ……タ
イマとして機能する記憶ブロツク（レジスタ）、
Ｂ１，Ｂ２……データバス、φO……基準クロツ
ク、φ１１〜φ１ｎ，φ２１〜φ２ｎ……制御ク
ロツク、SINI〜SINn……シリアル入力端子、
SOUTI〜SONTn……シリアル出力端子。
実施例を示す回路図である。第２図は第１図の回
路の動作状態を示すタイミングチヤートである。 １０……機能回路ブロツク、１２……中央処理
装置（CPU）、１４……機能回路（直列シフト回
路）、１６……機能回路（加減算回路）、Ｒ１１〜
Ｒ１ｎ……シリアル入出力回路として機能する記
憶ブロツク（レジスタ）、Ｒ２１〜Ｒ２ｎ……タ
イマとして機能する記憶ブロツク（レジスタ）、
Ｂ１，Ｂ２……データバス、φO……基準クロツ
ク、φ１１〜φ１ｎ，φ２１〜φ２ｎ……制御ク
ロツク、SINI〜SINn……シリアル入力端子、
SOUTI〜SONTn……シリアル出力端子。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置と、 バススイツチを介して該中央処理装置と接続可
能にされた２本の一方向性データバスと、該デー
タバス間に接続された共通のシフト回路および加
減算回路と、これらのシフト回路および加減算回
路と対応され上記データバス間に接続された複数
の独立したレジスタを有する機能回路ブロツク
と、該機能回路ブロツクに接続されたシリアル入
力端子およびシリアル出力端子と、 を備え、上記中央処理装置と上記機能回路ブロツ
クとは単一の半導体基板上に集積化されていると
ともに、 上記中央処理装置により上記バススイツチおよ
び一方のデータバスを介して上記いずれかのレジ
スタに予めデータが書き込まれてそのレジスタの
内客が他方のデータバスを介して時分割で上記加
減算回路に順次転送されて所定の処理がなされ、
その処理結果が上記一方のデータバスを介して元
のレジスタに転送されて記憶され、上記中央処理
装置により上記バススイツチおよび他方のデータ
バスを介して上記レジスタ内の処理結果が読み込
まれることによつて複数のタイマ機能が、 また、上記機能回路ブロツクにシリアル入力端
子からのビツトデータが入力され、そのビツトデ
ータが上記いずれかのレジスタに書き込まれてそ
のレジスタの内容が上記他方のデータバスを介し
て時分割で上記シフト回路に順次転送されてシフ
ト処理がなされ、その処理結果が上記一方のデー
タバスを介して元のレジスタに転送される動作が
繰り返され、上記中央処理装置により上記バスス
イツチおよび他方のデータバスを介して上記レジ
スタ内の処理結果が読み込まれることによつて複
数のシリアル入力機能が、 さらに、上記中央処理装置により上記バススイ
ツチおよび一方のデータバスを介して上記いずれ
かのレジスタに予めデータが書き込まれてそのレ
ジスタの内容が上記他方のデータバスを介して時
分割で上記シフト回路に順次転送されてシフト処
理がなされ上記機能回路ブロツクからビツトデー
タがシリアル出力端子に出力されることによつて
複数のシリアル出力機能が、 それぞれ実現可能に構成されてなることを特徴
とするマイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080860A JPS59206967A (ja) | 1983-05-11 | 1983-05-11 | 機能回路ブロツク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080860A JPS59206967A (ja) | 1983-05-11 | 1983-05-11 | 機能回路ブロツク |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59206967A JPS59206967A (ja) | 1984-11-22 |
| JPH0580031B2 true JPH0580031B2 (ja) | 1993-11-05 |
Family
ID=13730088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080860A Granted JPS59206967A (ja) | 1983-05-11 | 1983-05-11 | 機能回路ブロツク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59206967A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0782364B2 (ja) * | 1985-09-25 | 1995-09-06 | 日本電気株式会社 | 誤差信号発生装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5781657A (en) * | 1980-11-10 | 1982-05-21 | Nec Corp | Time monitoring device |
| JPS57201924A (en) * | 1981-06-05 | 1982-12-10 | Hitachi Ltd | Timer controlling device for computer |
| JPS5833764A (ja) * | 1981-08-20 | 1983-02-28 | Nec Corp | 時間監視方式 |
-
1983
- 1983-05-11 JP JP58080860A patent/JPS59206967A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59206967A (ja) | 1984-11-22 |
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