JPH01123418A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に半導体基板
の表面金属層と裏面金属層を半導体基板を貫通する孔を
介して電気的に接続させるビアホール構造の製造方法に
関する。

〔従来の技術〕

一般に半導体装置では、半導体基板の表面に形成した金
属層と、裏面に形成した金属層とを半導体基板を貫通す
る孔を介して電気的に接続する構造が要求されることが
ある。従来のこの種のビアホール構造の製造方法を第２
図（ａ）乃至第２図（ｇ）の断面図を用いて説明する。

先ず、第２図（ａ）は半導体基板２１の表面に金属層２
２を形成し、その一部を絶縁７１２３に設けた窓を通し
て露呈させ、この上に金属層２４゜２５を形成している
ものとする。ここで、金属層２４はＴｉ／Ｐｔ／Ａｕの
多層金属層で構成され、金属層２５はＡｕメツキ層で構
成されている。

この半導体基板２１を、第２図（ｂ）のように　　　′
上下逆に向けた上で、その表面をレジスト２６を用いて
石英板２７に貼りつける。そして、半導体基板２１の裏
面にフォトレジスト層２８を形成し、ビア・ホールの形
成箇所に窓を開口する。

次に、このフォトレジスト層２８をマスクにして半導体
基板２１の裏面をウェットエツチングし、第２図（Ｃ）
のように、基板の裏面に凹部２９を形成する。この凹部
２９は前記半導体基板２１を貫通し、その表面に設けた
金属層２２に達するように形成する。

しかる上で、前記フォトレジスト層２８を除去し、第２
図（ｄ）のようにＴ　ｉ　／　Ａ　ｕ層等の金属層３０
を被着し、この上にＡｕメツキ等のメツキ層３１を形成
し、を行い裏面金属層を形成する。

更に、第裏面金属層上にフォトレジスト層３２を形成し
、スクライブライン領域に窓を開設する。

次に、第２図（ｅ）のように、前記フォトレジスト層３
２をマスクにして前記金属層３０．３１等からなる裏面
金属層をエツチングし、このエツチング領域を通して半
導体基板２１を少しだけ残しダイサーで切断する。

そして、第２図（ｆ）のように半導体基板２１の残りの
厚さ分及び表面の絶縁層２３をエツチングして各半導体
素子に分離し、続いてレジスト２６を除去することによ
り石英板２７から各半導体素子を取が外すことにより、
第２図（ｇ）のようにビアホール構造を有しかつ各素子
に分離された半導体装置を得ることができる。

〔発明が解決しようとする問題点〕

上述した従来の半導体装置の製造方法では、ビアホール
構造の形成に際しては、半導体基板の裏面から表面側に
達する凹部を形成し、この凹部を含む領域に裏面金属層
を形成している。このため凹部の段差が大きくなり、裏
面金属層の平坦性が悪くなる。この凹部は例えばＡｕメ
ツキを厚くシても平坦化することは困難である。

したがって、このビアホール構造を有する半導体装置を
半導体容器の金属板上にＡｕＳｎ等のハード・ソルダー
剤を用いてマウントすると、この凹部に気体が密封され
ボイドが発生することがしばしばある。

このようなマウント時のボイドの発生は次のような２つ
の不具合をもたらす。第１に半導体素子の放熱が悪くな
るため、熱抵抗が高くなる。第２にマウント時の熱履歴
によりボイドが体積膨張するため、半導体素子表面電極
金属の変形２表面パッシベーション膜のクランク、そし
て半導体基板のマイクロクラックが誘発される。

このように半導体素子の熱抵抗が高くなると、半導体素
子が通常使用される実働状態において、予想してした以
上に温度が上昇し、半導体素子に熱加速が加わり、寿命
が短くなるという問題がある。また半導体素子表面電極
金属の変形２表面パッシベーション膜のクラック、半導
体基板のマイクロクランクは半導体素子の長期実働状態
において、十分な信頬度が得られなくなる問題が生じる
。

本発明は、裏面金属層における平坦性を改善し、ボイド
の発生による種々の問題を解消することが可能な半導体
装置の製造方法を提供することを目的としている。

〔問題点を解決するための手段〕

本発明の半導体装置の製造方法は、半導体基板の表面の
少なくともビアホールを形成する領域に凹部を形成する
工程と、この凹部を含む領域の半導体基板表面に表面金
属層を形成する工程と、このビアホール領域に対応する
半Ｒ，体基板の裏面に前記表面金属層に達する凹部を形
成する工程と、この凹部を含む領域の半導体基板裏面に
裏面金属層を形成する工程とを含んでいる。

この場合、半導体基板の表面及び裏面に形成する凹部を
スクライブライン領域にも形成することが好ましい。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図（ａ）乃至第１図（ｋ）は本発明の一実施例を製
造工程順に示す断面図である。この実施例では半導体基
板の表面にＷＳｉ層、Ｔｉ／ＰＣ／　Ａ　ｕ層及びＡｕ
メツキ層からなる表面金属層を形成し、これをビアホー
ルを介して裏面金属層に導通させる構造の例を示してい
る。

先ず、第１図（ａ）のように半導体基板工の表面にフォ
トレジスト層２を形成し、かっこのフォトレジスト層２
には後にビア・ホール及びスクライブ領域を形成する領
域に窓を開設する。そして、この窓を通して半導体基Ｆ
ｉ１のウェット・エツチングを行い表面に浅い凹部３を
形成する。

次に、第１−図（ｂ）のように前記フォトレジスト層２
を除去した上で、半導体基板１の全面に、ＷＳｉ層４を
スパッタして形成する。そして、新たにフォトレジスト
層５を形成した上で、ビアホールの上部電極になる箇所
だけをフォトレジスト層５で覆う。

そして、このフォトレジスト層５をマスクにして前記Ｗ
Ｓｉ層４をドライエツチングし、これを表面金属層の一
部としてビアホール領域にのみ残させる。次いで、第１
図（Ｃ）のように、シリコン酸化層（ＳｉＯｚ）６を全
面に成長させ、この上にフォトレジスト層７を形成する
。このフォトレジスト層７には第１層配線と接触させる
箇所とスクライブ領域に窓を開設し、この窓を通して５
ｉｎ２層６をエツチングする。

次に、第１図（ｄ）のようにＴ　ｉ　／　Ｐ　ｔ　／　
Ａ　ｕの多層金属層８をスパッタ形成する。更に、この
上にフォトレジスト層９を形成し、ビアホール箇所に窓
を開設する。そして、この窓を通して前記多層金属層８
にＡｕメツキを施し、フォトレジスト層９を除去するこ
とにより、第１図（ｅ）のように、Ａｕメツキ層１０を
選択的に形成する。

そして、このように構成された半導体基板１を上下逆向
きにした上で、第１図（ｆ）のように、その表面側をレ
ジスト１１を用いて石英板１２に貼りつける。また、半
導体基板１の裏面は平坦に研磨する。

次に、半導体基板１の裏面にフォトレジスト層１３を形
成した後、第１図（ｇ）のようにこのフォトレジスト層
１３のビアホール領域及びスクライブ領域に対応する箇
所に窓を開設する。

そして、このフォトレジストＪｉ１３をマスクにして半
導体基板１をウェットエツチングし、第１図（ｈ）のよ
うＧト半導体基板ｌの表面側に設けたＷＳｉ層４まで貫
通する凹部１４を形成する。

次に、前記フォトレジスト層１３を除去した後、第１図
（ｉ）のように半導体基板ｌの裏面の凹部１４を含む全
面にＴｉ／Ａｕ層１５を層成５タして形成する。更に、
この上にＡｕメツキを施し、Ａｕメツキ層１６を形成す
る。

そして、この上にフォトレジスト層１７を形成しスクラ
イブ領域に窓を開設した上で、第１図（ｊ）のように前
記Ａｕメツキ層１６及びＴｉ／Ａｕ層１５を層成５ツチ
ングする。

しかる上で、前記レジスト１１を除去して半導体基板１
を石英板１２より取り外すことにより、第１図（ｋ）に
示すように、表面側の金属層と裏面側の金属層が導通さ
れたビアホール構造を有し、かつ各半導体素子に分離さ
れた半導体装置が完成できる。

したがって、この製造方法によれば、半導体基板の表面
に凹部を設けてここに表面金属層を形成し、半導体基板
の裏面にはこの表面金属層に対応する位置に凹部を設け
て裏面金属層を形成しているので、特に半導体基板の裏
面凹部の面積及び段差を小さくすることができ、裏面状
態を平坦に近い状態にすることができる。これにより、
完成された半導体装置を半導体容器の金属板上にＡｕＳ
ｎ等のハードソルダー剤を用いてマウントする際に発生
していたボイドを解消でき、ボイドが原因とされた寿命
や信頼性の問題を解消するこが可能となる。

また、同時にスクライブライン領域においても、半導体
基板の表面と裏面から凹部を形成するので、ペレット化
を容易にできる効果もある。

なお、この実施例では特定の材料、方法で説明したが、
本発明の基本的者えから明らかなように、特定の材料、
方法に限定されることなく適用されることは言うまでも
ない。

〔発明の効果〕

以上説明したように本発明は、半導体基板の表面の少な
くともビアホールを形成する領域に凹部を形成してここ
に表面金属層を形成するとともに、このビアホール領域
に対応する半導体基板の裏面に表面金属層に達する凹部
を形成してここに裏面金属層を形成することによりビア
ホールを形成しているので、半導体基板裏面凹部の面積
及び段差を小さくして裏面の平坦化を進めることができ
、これにより半導体装置をマウントする際のボイドの発
生を解消でき、半導体装置の寿命及び信頼性の向上を達
成できる効果がある。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｋ）は本発明の半導体装置の
製造方法を工程順に示す断面図、第２図（ａ）乃至第２
図（ｇ）は従来の半導体装置の製造方法を工程順に示す
断面図である。 １・・・半導体基板、２・・・フォトレジスト層、３・
・・凹部、４・・・ＷＳｉ層（表面金属層）、５・・・
フォトレジスト層、６・・・ＳｉＯ□膜、７・・・フォ
トレジスト層、８・・・多層金属層（表面金属層）、９
・・・フォトレジスト層、１０・・・Ａｕメツキ層（表
面金属層）、１１・・・レジスト、１２・・・石英板、
１３・・・フォトレジスト層、１４・・・凹部、１５・
・・Ｔ　ｉ　／　Ａ　ｕ層（裏面金属層）、１６・・・
Ａｕメツキ層（裏面金属層）、２１・・・半導体基板、
２２・・・表面金属層、２３・・・絶縁層、２４．２５
・・・表面金属層、２６・・・レジスト、２７・・・石
英板、２８・・・フォトレジスト層、２９・・・凹部、
３０・・・裏面金属層、３１・・・メツキ層、３２・・
・フォトレジスト層。 第１図 第１図 第１図 第２図 第２図

Claims (1)

【特許請求の範囲】
1. （１）半導体基板の表面の少なくともビアホールを形成
   する領域に凹部を形成する工程と、この凹部を含む領域
   の半導体基板表面に表面金属層を形成する工程と、この
   ビアホール領域に対応する半導体基板の裏面に前記表面
   金属層に達する凹部を形成する工程と、この凹部を含む
   領域の半導体基板裏面に裏面金属層を形成する工程とを
   含むことを特徴とする半導体装置の製造方法。