JPS59211249A - 配線形成方法 - Google Patents
配線形成方法Info
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- JPS59211249A JPS59211249A JP8625983A JP8625983A JPS59211249A JP S59211249 A JPS59211249 A JP S59211249A JP 8625983 A JP8625983 A JP 8625983A JP 8625983 A JP8625983 A JP 8625983A JP S59211249 A JPS59211249 A JP S59211249A
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- Japan
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- wiring
- wirings
- insulating film
- forming
- contact hole
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- Pending
Links
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ィ）産業上の利用分野
本発明は、基板上に形成さｎたＡ４よりなる第１の配線
上に絶縁膜χ設け、該絶縁膜に穿ったコンタクトホール
を介して適宜上記第１の配線と接続さｎる第２の配線ン
この絶縁膜上に形成する配線形成方法に関する。
上に絶縁膜χ設け、該絶縁膜に穿ったコンタクトホール
を介して適宜上記第１の配線と接続さｎる第２の配線ン
この絶縁膜上に形成する配線形成方法に関する。
口）従来技術
近年、半導体装置の小型集積化に伴い、半導体基板上に
形成さ几る配線も多層構造が採ら几るようになってきて
いる。
形成さ几る配線も多層構造が採ら几るようになってきて
いる。
このような多層配線を半導体基板上に形成するに際し、
従来は半導体基板上に第１の絶縁膜を介して下層配線と
なる第１の配線馨Ａｌで設け、この第１の配線を含む基
板表面に第２の絶縁膜を形成し、上記第１の配線上の第
２の絶縁膜に適宜コンタクトホールを穿った後、このコ
ンタクトホール部で上記第１の配線と所望の接続状態で
接続されるように上記第２の絶縁膜上にスパタリング法
を用いてＡＩ等の導電性金属よりなる第２の配線を形成
していた◇ ところで、このような第２の配線を形成するときは、第
１の配線との又差部等に存在する段部でノ配線金属の被
偵性（ステップカバレッジ）を良くするために、基板全
体音加熱しながら第２の配線形成のためのスパタリング
乞行っていた。
従来は半導体基板上に第１の絶縁膜を介して下層配線と
なる第１の配線馨Ａｌで設け、この第１の配線を含む基
板表面に第２の絶縁膜を形成し、上記第１の配線上の第
２の絶縁膜に適宜コンタクトホールを穿った後、このコ
ンタクトホール部で上記第１の配線と所望の接続状態で
接続されるように上記第２の絶縁膜上にスパタリング法
を用いてＡＩ等の導電性金属よりなる第２の配線を形成
していた◇ ところで、このような第２の配線を形成するときは、第
１の配線との又差部等に存在する段部でノ配線金属の被
偵性（ステップカバレッジ）を良くするために、基板全
体音加熱しながら第２の配線形成のためのスパタリング
乞行っていた。
このため、第２の配線形成時、ｈｌで形成さルた第１の
配線も加熱さ几、コンタクトホール部において露出して
いる第１の配線表面部が酸化さ几第１の配線と第２の配
線とのコンタクト抵抗が高くなり、半導体装置の動作速
度の低下につながる危険性があった。
配線も加熱さ几、コンタクトホール部において露出して
いる第１の配線表面部が酸化さ几第１の配線と第２の配
線とのコンタクト抵抗が高くなり、半導体装置の動作速
度の低下につながる危険性があった。
ハ）発明の目的
本発明はこのような点に鑑みて為さｆｌ、７′Ｃもので
あって、下層配線となる第１の配線と上層配線とこと２
目的とする。
あって、下層配線となる第１の配線と上層配線とこと２
目的とする。
二）発明の構成
本発明は、基板上に設けられたＡｌよりなる第１の配線
上に絶縁膜を形成するとともに、この絶縁膜上に所望の
レジストパターン２設け、このレジスト？！？マスクと
して上記絶縁膜に上記第１の配線上面を露出させるコン
タクトホールに穿ち、上記レジスト７用いたリフトオフ
技術によりコンタクトホール内にのみに高融点金属層乞
設けた後、上記コンタクトホール内の高融点金属層に接
する第２の配線？形成する構成を採っている。
上に絶縁膜を形成するとともに、この絶縁膜上に所望の
レジストパターン２設け、このレジスト？！？マスクと
して上記絶縁膜に上記第１の配線上面を露出させるコン
タクトホールに穿ち、上記レジスト７用いたリフトオフ
技術によりコンタクトホール内にのみに高融点金属層乞
設けた後、上記コンタクトホール内の高融点金属層に接
する第２の配線？形成する構成を採っている。
ホ）実施例
第１図乃至第８図は本発明配線形成方法を工程順に示し
た断面図であって、これらの図乞用いて本発明を詳述す
る。まず、第１図のように一導電型半導体基板、例えば
Ｐ型のシリコン基板（１）表面に熱拡散法、イオン注入
法等を用いて抵抗、ダイオード、トランジスタ等の半導
体素子の構成要素となるＮ型の不純物領域（２）ン設け
た後、基板１１１全面に熱酸化法、ＣＶＯ法等により、
ＳｉＯ２よりなる第１の絶縁膜（３）を形成する。次に
上記不純物領域（２）上の第１の絶縁膜（３）適所に第
１のコンタクトホール（４）を穿ち（第２図）、スパタ
リング法を用いてこのコンタクトホール（４）を介して
上記不純物領域１２）に接する第１の配線（５１ｖＡｌ
で形成する（第６図）。続いて、ＣＶＤ法を用いて上記
第１の配線（５）を含む基板（１）全面１ｃ Ｓ ｉ
０２等の第２の絶縁膜ｔ６１２０［Ｊ口〜５０００Ａ厚
程度に形成する（第４図）、その後、第１の配線（５）
上の第２の絶縁膜１６１Ｖｃｉコンタクトホールな開設
するためのパターンが設ケらｎたレジストｍｘ形成し、
コルシスト（７）ンマスクとしてドライ又はウェットエ
ツチングを施ζして、第１の配線（５）上の第２の絶縁
膜（６）適所に第２のコンタクトホール（８）乞穿設す
る（第５図）。第２のコンタクトホール（８）穿設後、
上記レジス）ｉ７１Ｆ＜残存させた状態でＭＯ等の高融
点金属ｙ１０００Ａ厚程度デポジットしてＭｏ層（９）
ン形成する（第６図）。このときのデポジション条件は
例えばスバタリング法の場合、気圧２×１０ Ｔｏ
ｒｒ４ｉ力５ＫＷであって、基板１１）加熱乞せずに行
なう。次に、硝酸系のエッチャントで第２のコンタクト
ホール（８）側面に付着したＭ。
た断面図であって、これらの図乞用いて本発明を詳述す
る。まず、第１図のように一導電型半導体基板、例えば
Ｐ型のシリコン基板（１）表面に熱拡散法、イオン注入
法等を用いて抵抗、ダイオード、トランジスタ等の半導
体素子の構成要素となるＮ型の不純物領域（２）ン設け
た後、基板１１１全面に熱酸化法、ＣＶＯ法等により、
ＳｉＯ２よりなる第１の絶縁膜（３）を形成する。次に
上記不純物領域（２）上の第１の絶縁膜（３）適所に第
１のコンタクトホール（４）を穿ち（第２図）、スパタ
リング法を用いてこのコンタクトホール（４）を介して
上記不純物領域１２）に接する第１の配線（５１ｖＡｌ
で形成する（第６図）。続いて、ＣＶＤ法を用いて上記
第１の配線（５）を含む基板（１）全面１ｃ Ｓ ｉ
０２等の第２の絶縁膜ｔ６１２０［Ｊ口〜５０００Ａ厚
程度に形成する（第４図）、その後、第１の配線（５）
上の第２の絶縁膜１６１Ｖｃｉコンタクトホールな開設
するためのパターンが設ケらｎたレジストｍｘ形成し、
コルシスト（７）ンマスクとしてドライ又はウェットエ
ツチングを施ζして、第１の配線（５）上の第２の絶縁
膜（６）適所に第２のコンタクトホール（８）乞穿設す
る（第５図）。第２のコンタクトホール（８）穿設後、
上記レジス）ｉ７１Ｆ＜残存させた状態でＭＯ等の高融
点金属ｙ１０００Ａ厚程度デポジットしてＭｏ層（９）
ン形成する（第６図）。このときのデポジション条件は
例えばスバタリング法の場合、気圧２×１０ Ｔｏ
ｒｒ４ｉ力５ＫＷであって、基板１１）加熱乞せずに行
なう。次に、硝酸系のエッチャントで第２のコンタクト
ホール（８）側面に付着したＭ。
ｔエツチングするとともに、上記レジスト（７）を除去
して、第２のコンタクトホール（８）内にのみＭｏ層（
９）全残存させる（第７図）。続いて、ＨＦ系のエッチ
ャントでＭｏ層（９）表面を洗浄し、基板１１）全体を
６００℃程度に加熱し良状態でスバタリング法等乞用い
てこの基板１１）全面にＡｌのデポジションを行い、所
望形状にこのＡｌｔエツチングして、上記第２のコンタ
クトホール（８）でＭｏ層（９）に接スる第２の配線Ｕ
αを形成し、多層配線構造を完成する（第８図）。この
ような第２の配線惺１形成時、基板；１）全体が加熱さ
ルるが第２のコンタクトホール（８）部の第１の配線（
５）はＭｏ層（９）によって覆われているので、第１の
配線（５）上面にｈｌの酸化膜が形成さｎることはない
。また、高融点金属であるＭｏは６００°Ｃ程度の温度
では酸化さルることなく、Ｍｏ層（９）表面に酸化膜は
形成されない。
して、第２のコンタクトホール（８）内にのみＭｏ層（
９）全残存させる（第７図）。続いて、ＨＦ系のエッチ
ャントでＭｏ層（９）表面を洗浄し、基板１１）全体を
６００℃程度に加熱し良状態でスバタリング法等乞用い
てこの基板１１）全面にＡｌのデポジションを行い、所
望形状にこのＡｌｔエツチングして、上記第２のコンタ
クトホール（８）でＭｏ層（９）に接スる第２の配線Ｕ
αを形成し、多層配線構造を完成する（第８図）。この
ような第２の配線惺１形成時、基板；１）全体が加熱さ
ルるが第２のコンタクトホール（８）部の第１の配線（
５）はＭｏ層（９）によって覆われているので、第１の
配線（５）上面にｈｌの酸化膜が形成さｎることはない
。また、高融点金属であるＭｏは６００°Ｃ程度の温度
では酸化さルることなく、Ｍｏ層（９）表面に酸化膜は
形成されない。
（へ）発明の効果
以上述べた如く、本発明配線形成方法は、第１の配線上
の絶縁膜にコンタクトホールを穿ち、このコンタクトホ
ール内に第１の配線に接実る高融点金属層を設けた後、
コンタクトホール内で上記高融点金属層に接する＠２の
配線を絶縁膜上に形成しているので、第２の配線形成時
にステップカバレッジを良くするために基板の加熱を行
ってもコンタクトホール部の第１の配線表面［Ａｊ７酸
化膜が形成さ几ることがなく、第１の配線と第２の配線
とのコンタクト抵抗を低減することが出来、この多層配
線形成方法を利用した半導体装置の動作速度の低下が防
止さ几る。さらに本発明はコンタクトホール開設のため
のレジストな用いたリフトオフ技術を利用して上記Ｍｏ
層の形成を行っているので、Ｍｏ鳩影形成ために全体を
通しての配線形成の工程が復雑になることもない。
の絶縁膜にコンタクトホールを穿ち、このコンタクトホ
ール内に第１の配線に接実る高融点金属層を設けた後、
コンタクトホール内で上記高融点金属層に接する＠２の
配線を絶縁膜上に形成しているので、第２の配線形成時
にステップカバレッジを良くするために基板の加熱を行
ってもコンタクトホール部の第１の配線表面［Ａｊ７酸
化膜が形成さ几ることがなく、第１の配線と第２の配線
とのコンタクト抵抗を低減することが出来、この多層配
線形成方法を利用した半導体装置の動作速度の低下が防
止さ几る。さらに本発明はコンタクトホール開設のため
のレジストな用いたリフトオフ技術を利用して上記Ｍｏ
層の形成を行っているので、Ｍｏ鳩影形成ために全体を
通しての配線形成の工程が復雑になることもない。
第１因乃至第８図は本発明配線形成方法を工程順に示し
た断面図であって、１１１は半導体基板、（３）（６）
は絶縁膜、＋５１ｕｌは配線、（９）はＭｏ層を夫々示
している。
た断面図であって、１１１は半導体基板、（３）（６）
は絶縁膜、＋５１ｕｌは配線、（９）はＭｏ層を夫々示
している。
Claims (1)
- 基板−１ｊｃ形成さｎたＡｌよりなる第１の配線上に絶
縁膜を設けるとともに、該絶縁膜に穿ったコンタクトホ
ール２介して適宜上記第１の配線と接続される第２の配
線馨この絶縁膜上に形成するに際し、基板上にＡ、１４
ｗ用いて編１の配線を形成する工程と、上記基板上に第
１の配線を覆り絶縁膜を形成する工程と、この絶縁膜上
に所望のレジストパターンを設け、このレジストパター
ンとして第１の配線上の絶縁膜適所にコンタクトホール
を開設する工程と、上記コンタクトホール開設のマスク
となったレジスト乞利用し文リフトオフ技術により、上
記コンタクトホール内にのみ高融点金属層を設ける工程
と、上記基板全面を加熱しながら上記コンタクトホール
内の高融点金属層に接する第２の配線乞上記絶縁膜上に
形成する工程と、から成る配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8625983A JPS59211249A (ja) | 1983-05-16 | 1983-05-16 | 配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8625983A JPS59211249A (ja) | 1983-05-16 | 1983-05-16 | 配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59211249A true JPS59211249A (ja) | 1984-11-30 |
Family
ID=13881818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8625983A Pending JPS59211249A (ja) | 1983-05-16 | 1983-05-16 | 配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211249A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6365643A (ja) * | 1986-09-05 | 1988-03-24 | Nec Corp | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374888A (en) * | 1976-12-15 | 1978-07-03 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5723224A (en) * | 1980-07-18 | 1982-02-06 | Nec Corp | Manufacture of semiconductor integrated circuit |
| JPS57208161A (en) * | 1981-06-18 | 1982-12-21 | Fujitsu Ltd | Semiconductor device |
-
1983
- 1983-05-16 JP JP8625983A patent/JPS59211249A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374888A (en) * | 1976-12-15 | 1978-07-03 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5723224A (en) * | 1980-07-18 | 1982-02-06 | Nec Corp | Manufacture of semiconductor integrated circuit |
| JPS57208161A (en) * | 1981-06-18 | 1982-12-21 | Fujitsu Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6365643A (ja) * | 1986-09-05 | 1988-03-24 | Nec Corp | 半導体装置の製造方法 |
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