JPH02105529A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02105529A JPH02105529A JP25851488A JP25851488A JPH02105529A JP H02105529 A JPH02105529 A JP H02105529A JP 25851488 A JP25851488 A JP 25851488A JP 25851488 A JP25851488 A JP 25851488A JP H02105529 A JPH02105529 A JP H02105529A
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- layer wiring
- silicon oxide
- oxide film
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Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 23
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
従来、多層配線におけるそれぞれの配線の電気的接触は
、スルーホール構造が用いられている。
、スルーホール構造が用いられている。
第３図は従来の半導体装置の一例を説明するための半導
体チップの断面図である。第３図に示すように、半導体
基板１上に第１層配線１を形成した後、シリコン酸化膜
３を形成する。次に、第１層配線と電気的接触をとりた
い領域のシリコン酸化膜３を第１層配線に達するまでエ
ツチングすることにより、スルーホール７を形成する。
体チップの断面図である。第３図に示すように、半導体
基板１上に第１層配線１を形成した後、シリコン酸化膜
３を形成する。次に、第１層配線と電気的接触をとりた
い領域のシリコン酸化膜３を第１層配線に達するまでエ
ツチングすることにより、スルーホール７を形成する。
次に、第２層配線６をスルーホールを介して形成するこ
とにより、第１層配線２と第２層配線６との電気的接触
を行なっていた。
とにより、第１層配線２と第２層配線６との電気的接触
を行なっていた。
上述した従来の半導体装置の製造方法では、第１層配線
２と第２層配線６のスルーホール７以外での電気的絶縁
を充分にとり、配線間の交差容量を押さえるために、シ
リコン酸化膜等の絶縁膜３の膜厚を厚く成長させるので
、スルーホール７の凹部段差が大きくなり、第２層配線
６のステップ・カバレジが悪くなる。これにより、第１
層配線２との接触抵抗の増大及び配線の断線等が発生す
る欠点があった。
２と第２層配線６のスルーホール７以外での電気的絶縁
を充分にとり、配線間の交差容量を押さえるために、シ
リコン酸化膜等の絶縁膜３の膜厚を厚く成長させるので
、スルーホール７の凹部段差が大きくなり、第２層配線
６のステップ・カバレジが悪くなる。これにより、第１
層配線２との接触抵抗の増大及び配線の断線等が発生す
る欠点があった。
本発明の目的は、第１層配線と第２層配線との電気的接
触において、第２層配線のステップ・カバレジを良くす
ることにより、接触抵抗を下げ、配線の段切れをなくす
ことができる半導体装置の製造方法を提供することにあ
る。
触において、第２層配線のステップ・カバレジを良くす
ることにより、接触抵抗を下げ、配線の段切れをなくす
ことができる半導体装置の製造方法を提供することにあ
る。
本発明の半導体装置の製造方法は、半導体基板上に第１
の配線を形成する工程と、前記第１の配線上に絶縁膜を
形成する工程と、前記絶縁膜に前記第１の配線に達する
開孔部を形成する工程と、基板全面にシリコン酸化膜を
形成する工程と、前記開孔部の側壁部以外の前記シリコ
ン酸化膜を除去する工程と、前記開孔部上に第２の配線
を形成する工程とを含んで構成される。
の配線を形成する工程と、前記第１の配線上に絶縁膜を
形成する工程と、前記絶縁膜に前記第１の配線に達する
開孔部を形成する工程と、基板全面にシリコン酸化膜を
形成する工程と、前記開孔部の側壁部以外の前記シリコ
ン酸化膜を除去する工程と、前記開孔部上に第２の配線
を形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。第１
図（ａ）に示すように、半導体基板１上にタングステン
シリサイドを全面にスパッタした後、第１層配線２を形
成する領域をレジストで覆い、ドライエツチングを行う
ことにより第１層配線２を形成する。次に、基板全面に
シリコン酸化膜３を形成して、更にＴｉの金属膜４を蒸
着する。次に、第１図（ｂ）に示すように、スルーホー
ル開孔用のレジストを形成し、金属膜４及びシリコン酸
化膜３をイオンエツチングすることにより、スルーホー
ル７を形成する０次に、第１図（ｃ）に示すように、基
板全面にシリコン酸化膜５を形成する０次に、第１図（
ｄ）に示すように、イオンエツチングによりスルーホー
ル側壁部以外のシリコン酸化膜５を除去する。これによ
り、スルーホール７の段部がなめらかになる。次に、第
１図（ｅ）に示すように、金属膜４をイオンエツチング
により除去した後、Ｔｉ−ＰｔＡｕを全面にスパッタし
て、写真蝕刻法により、第２層配線６を形成し、第１層
配線２と第２層配線６との電気的接触を行なう。
めの工程順に示した半導体チップの断面図である。第１
図（ａ）に示すように、半導体基板１上にタングステン
シリサイドを全面にスパッタした後、第１層配線２を形
成する領域をレジストで覆い、ドライエツチングを行う
ことにより第１層配線２を形成する。次に、基板全面に
シリコン酸化膜３を形成して、更にＴｉの金属膜４を蒸
着する。次に、第１図（ｂ）に示すように、スルーホー
ル開孔用のレジストを形成し、金属膜４及びシリコン酸
化膜３をイオンエツチングすることにより、スルーホー
ル７を形成する０次に、第１図（ｃ）に示すように、基
板全面にシリコン酸化膜５を形成する０次に、第１図（
ｄ）に示すように、イオンエツチングによりスルーホー
ル側壁部以外のシリコン酸化膜５を除去する。これによ
り、スルーホール７の段部がなめらかになる。次に、第
１図（ｅ）に示すように、金属膜４をイオンエツチング
により除去した後、Ｔｉ−ＰｔＡｕを全面にスパッタし
て、写真蝕刻法により、第２層配線６を形成し、第１層
配線２と第２層配線６との電気的接触を行なう。
第２図（ａ）〜（ｄ）は本発明の詳細な説明するための
工程順に示した半導体チップの断面図である。第２図（
ａ）に示すように、半導体基板１上にシリコン酸化膜３
を形成し、次に、ＴＬの金属膜４を蒸着する。次に、第
２図（ｂ）に示すように、基板全面にシリコン酸化膜３
を形成する。次に、第２図（Ｃ）に示すように、段差部
以外のシリコン酸化膜５を除去する。これにより、段差
部がなめらかになる。次に、第２図（ｄ）に示すように
、金属膜４をイオンエツチングにより除去した後、Ｔｉ
−Ｐｔ−Ａｕを全面にスパッタして、写真蝕刻法により
、配線６を形成する。
工程順に示した半導体チップの断面図である。第２図（
ａ）に示すように、半導体基板１上にシリコン酸化膜３
を形成し、次に、ＴＬの金属膜４を蒸着する。次に、第
２図（ｂ）に示すように、基板全面にシリコン酸化膜３
を形成する。次に、第２図（Ｃ）に示すように、段差部
以外のシリコン酸化膜５を除去する。これにより、段差
部がなめらかになる。次に、第２図（ｄ）に示すように
、金属膜４をイオンエツチングにより除去した後、Ｔｉ
−Ｐｔ−Ａｕを全面にスパッタして、写真蝕刻法により
、配線６を形成する。
以上説明したように、本発明は、スルーホール側壁部に
シリコン酸化膜を残すことにより、スルーホール７の段
部をなめらかにすることができ、第１層配線と第２層配
線とをスルーホールにより電気的接触する場合、第２層
配線のステップ・カバレジが良くなり、接触抵抗を下げ
、配線の段切れをなくすことができる効果がある。
シリコン酸化膜を残すことにより、スルーホール７の段
部をなめらかにすることができ、第１層配線と第２層配
線とをスルーホールにより電気的接触する場合、第２層
配線のステップ・カバレジが良くなり、接触抵抗を下げ
、配線の段切れをなくすことができる効果がある。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｄ）は本発明の詳細な説明するための工程順に示
した半導体チップの断面図、第３図は従来の半導体装置
の一例を説明するための半導体チップの断面図である。 １・・・半導体基板、２・・・第１層配線、３・・・シ
リコン酸化膜、４・・・金属薄膜、５・・・シリコン酸
化膜、６・・・第２層配線、７・・・スルーホール。
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｄ）は本発明の詳細な説明するための工程順に示
した半導体チップの断面図、第３図は従来の半導体装置
の一例を説明するための半導体チップの断面図である。 １・・・半導体基板、２・・・第１層配線、３・・・シ
リコン酸化膜、４・・・金属薄膜、５・・・シリコン酸
化膜、６・・・第２層配線、７・・・スルーホール。
Claims (1)
- 半導体基板上に第１の配線を形成する工程と、前記第１
の配線上に絶縁膜を形成する工程と、前記絶縁膜に前記
第１の配線に達する開孔部を形成する工程と、基板全面
にシリコン酸化膜を形成する工程と、前記開孔部の側壁
部以外の前記シリコン酸化膜を除去する工程と、前記開
孔部上に第２の配線を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25851488A JPH02105529A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25851488A JPH02105529A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105529A true JPH02105529A (ja) | 1990-04-18 |
Family
ID=17321268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25851488A Pending JPH02105529A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105529A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5498572A (en) * | 1993-06-25 | 1996-03-12 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
-
1988
- 1988-10-14 JP JP25851488A patent/JPH02105529A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5498572A (en) * | 1993-06-25 | 1996-03-12 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
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