JPH01125648A

JPH01125648A - データ処理装置

Info

Publication number: JPH01125648A
Application number: JP62284509A
Authority: JP
Inventors: Yoshinori Watanabe; 善規渡辺; Kenzo Ono; 大野　健造
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-11-11
Filing date: 1987-11-11
Publication date: 1989-05-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、直接メモリアクセス制御回路、メモリバンク
、データ入出力回路を用いたデータ処理装置に関する。

従来の技術従来のデータ処理装置の構成例を第４図に示す。

第４図中、１０は直接メモリアクセス制御回路（以降、
ＤＭＡコントローラと称す、）であ、データバスｌｌａ
、ｌｌｂ、ｌｌｃ、ｌｉｄは、各々データ線０〜７．８
〜１５．１６〜２３．２４〜３１に対応するものであり
、各々１バイトのメモリ１２ａ、１２ｂ、１２ｃ、１２
ｄがこのデータバスｌｌａ〜ｌｉｄ上に対応して接続さ
れ、１２ａ〜１２ｄはメモリバンクを構成する。データ
バス上には、データ入出力回路（以降、ペリフェラルと
称す、）１３が接続されている。またメモリバンク１２
ａ〜１２ｄには、ＤＭＡコントローラ１０のアドレスバ
ス１４が接続されている。

この様なデータ転送処理装置では、通常、デー夕の転送
効率を上げるため、メモリは、ＤＭＡコントローラのデ
ータバスサイズに合わせて複数のバンクに分かれている
。

第１図の実施例は、３２ビットＤＭＡコントローラの場
合を例にとっており、以降この例を用いて説明をおこな
うが、データ幅が異なる場合も同様である。

いま、メモリバンク１２ａ−１２ｄからデータをペリフ
ェラル１３に転送する場合、このＤＭＡコントローラｌ
Ｏがメモリバンク１２ａ−１２ｄ中の転送するデータの
存在するアドレスを、メモリバンク１２ａ−１２ｄに送
出し、メモリバンク１２ａ　〜１２ｄからのデータがバ
ス１ｌａ−１１ｄ上に出力された後、応答制御回路１５
が転送終了信号（ＡＣＫ）をＤＭＡコントローラｌＯへ
返し、このタイミングでペリフェラル１３がデータバス
１２ａ〜１２ｄ上のデータを取り込み、ＤＭＡコントロ
ーラ１０の一回のバスサイクルが終了する。

ペリフェラル１３から、メモリバンク１２ａ〜１２ｄへ
の転送は、データバス１２ａ〜１２ｄ上にペリフェラル
１３がデータを載せた後、ＤＭＡコントローラ１０がメ
モリバンク１２ａ−１２ｄに対しアドレスとライト信号
を送出し、応答制御回路１５が転送応答信号を返し、こ
の信号により、入出力回路は、次のデータをデータバス
１２ａ〜１２ｄ上に送出する。以上は、ＤＭＡコントロ
ーラのメモリ・ペリフェラル間データ転送と呼ばれる方
法である。

メモリバンク中のデータ格納構造、すなわちデータ配置
は本発明の実施例におけるを第２図と同じであるので第
２図を用いて説明する。メモリ１２ａは、アドレス０．
　４．８、・・・・、メモリ１２ｂは、アドレス１．　
５．９、・・・・、メモリ１２ｃは、アドレス２．６、
Ａ１　　・・・・、メモリバンク１２ｄは、アドレス３
．７、Ｂ、・・・・に対応する。この様な構造をとるた
め、各メモリには、アドレス線の下位２本（バンク幅で
ある４バイト分をアドレッシングする）を除いたアドレ
ス線が接続される。

この様なデータの配置をとるため、大容量連続データ転
送をおこなう際、転送開始アドレスにより効率が異なる
場合、が発生する。以下に２つの例を第４図および第２
図を用いて説明する。以下の例は、直接メモリアクセス
制御装置１０が、メモリバンク１２ａ−１２ｄ中のデー
タをペリフェラル１３に転送する場合であるが、ペリフ
ェラル１３からメモリバンク１２ａ−１２ｄヘデータ転
送する場合も同様であるので、説明は省略する。

（１）第４図のメモリバンク１２ａ−１２ｄ中に、転送
すべきバンク幅（＝３２ビット）データが、第２図のア
ドレス０．　１．　２．３に格納されている場合、ＤＭ
ＡコントローラｌＯは、メモリバンク１２ａ〜１２ｄに
対し、アドレスＯと、リード信号を出力する。この場合
、アドレス０から３までの各メモリバンク１２ａ−１２
ｄのデータは、アドレス線の下位２本を除いたアドレス
線で選択されるバンクの同一位置に第２図の様に並んで
いる（これをアラインされていると称する。、）ため、
−括してデータバスｌｌａ〜ｌｌｄ上に出力され、デー
タのペリフェラル１３への転送は直接メモリアクセス制
御装置１０の１回のバスサイクルで終了する。連続する
大容量データの転送を行う際、各３２ビツト転送が一回
のバスサイクルで終了するため、転送処理速度が早い。

（２）第４図において、メモリバンク１２ａ〜１２ｄ中
に、転送すべき３２とットデータが、第２図のアドレス
１．２．３．４に存在する場合（メモリバンク中のデー
タの先頭アドレスがバンクの先頭アドレスに一致しない
場合で、これをミスアラインと称する。）、ＤＭＡコン
トローラ１０は前例（１）と同様に、メモリバンク１２
ａ〜１２ｄに対し、転送開始アドレス１とリード信号を
出力する。この場合は、アドレス線の下位２本を除いた
アドレス線で一括して参照されるのは、先頭アドレスを
示すアドレス０．１．２．３の４バイトデータであり、
データバスｌｌａ〜ｌｉｄに一括出力されても、アドレ
ス０の位置にあるデータは、不用であり、誤ったデータ
が、ペリフェラル１３に転送されてしまう、また、この
バスサイクルでは、アドレス４のデータが転送され′ず
残ってしまう。

このため、従来は、ＤＭＡコントローラでは、メモリ・
入出力回路転送は行わず、第２図のメモリ構造中アドレ
ス０．１．２．３の存在する列にアクセスし、第５図−
〇に示す様に有効データのみＤＭＡコントローラの内部
レジスタに取り込み、さらにアドレス４．５，６．７の
存在する列のアクセスを行い、第５図−〇に示す様にレ
ジスタに残りのアドレス４のデータを取り込み、第５図
−■の様に３２ビツトの形に整列させた後、入出力回路
に対してデータを送っていた。このため、第４図におい
てＤＭＡコントローラ１０は、メモリバンク１２ａ〜１
２ｄとペリフェラル１３の間の３２ビツト転送に対し、
メモリバンク１２ａ〜１２ｄ側に２回、ペリフェラル１
３側に１回の計３回のバスサイクルを必要とした。この
ため、大容量の連続データ転送は、ミスアラインの３２
ビツト転送後も、やはり３２ビツトミスアライン転送と
なるため、前例（１）に較べ効率低下が著しかった。

発明が解決しようとする問題点前述す−る様に、ミスアライン時の大容量連続データ転
送は転送処理効率が大幅に落ちていた。

本発明は、上記問題点を解決するためのもので、ミスア
ライン時の大容量連続データ転送でもアライン時のそれ
に較べ効率低下の無いデータ転送を実現することを目的
とする。

問題点を解決するための手段本発明は、ＤＭＡコントローラの制御のもとに、複数メ
モリバンクから成るメモリと入出力回路間で、データ転
送を行う際、各メモリバンクのデータ入出力部分とデー
タバス間にバイト単位に接続経路を変更する回路と、レ
ジスタと、レジスタの各ビットの出力により、各メモリ
バンクのアドレス線の最下位アドレス線の極性を制御で
きるコント−ローラを設け、転送アドレスがメモリバン
クの端のアドレスと一致しない場合は、そのオフセット
値を前記レジスタに書き込み、直接メモリアドレス制御
装置は、データ転送開始アドレスをメモリバンクの端の
アドレスに変換して、転送を開始する様制御することを
特徴とするデータ処理装置である。

作用本発明は前記した構成により、バンク幅のデータ転送時
に、転送すべきデータがメモリバンクの境界にまたがる
場合も、同時にバンク境界にまたがったデータをアドレ
スすることを可能となり、転送を高速に実行することが
できる。

実施例本発明を、実施した場合のデータ処理装置の構成例を、
第１図に示す。

これは、従来例と同様の、３２ビツトＤＭＡコントロー
ラの場合の例である。第１図中、１はデータを転送する
ＤＭＡコントローラであり、このデータバス２ａ〜２ｄ
にスワップ回路３を経由してメモリ４ａ〜４ｄが接続さ
れ、メモリバンクを構成しており、このバス上には、さ
らに３２ビツト幅のペリフェラル５が接続されている。

データバス２ａ〜２ｄは各々データ線０〜７．８〜１５
．１６〜２３．２４〜３１に対応する。

また、スワップ回路３は、メモリ４ａ〜４ｂのデータ入
出力部とデータバス２ａ〜２ｄの接続経路を変更制御す
るものである。

ＤＭＡコントローラ１０のアドレスバス６は、アドレス
線の下位２本（バンク幅分をアドレッシングするアドレ
ス線で、この場合、ａｄｄｒｅｓｓｏ、　１　）を除い
て、各メモリに接続する。ただし、下位２本以外のアド
レス線で１回に参照できるメモリバンク中で最上位アド
レスを持つメモリ（この場合、アドレス０．１．２．３
の内最大アドレス４を持つメモリ４ｄ）を除くメモリ４
ａ〜４ｃについては、アドレス線の下位３本めを、極性
変換機能を有するコンバータ７ａ〜７ｃを経由して接続
する。

８は、データバスから書き込み可能な、レジスタ８であ
り、コンバータ数のビット（この場合、３である。）を
持つ、このレジスタ８の３本の出力が、コンバータ７ａ
〜７ｃの動作を制御（アドレス信号レベルの変換／無変
換の切り替え）する。

メモリバンク中のデータの配置は、従来どうり、メモリ
バンク４ａは、アドレスＯ１４，８、・・・・、メモリ
バンク４ｂは、アドレス１．５．９、・・・・、メモリ
バンク４ｃは、アドレス２．６．１０、・・・・、メモ
リバンク４ａは、アドレス３．７．１１、・・・・に対
応するバイトデータが格納される。この様子を、第２図
に示す。

本発明による、ミスアライン時の３２ビツト（４バイト
−バンク幅）のデータ転送を第１図を用いて説明する。

いま、ＤＭＡコントローラ１０がメモリバンク４中の３
２とットデータをペリフェラル５に出力する場合を考え
る。なお、入力する場合も同様であるので、その場合の
説明は省略する。

ＤＭＡコントローラ１０は、メモリバンク４ａ〜４ｃに
対して、転送開始アドレスとリード信号を出力する。

メモリバンク４ａ〜４Ｃ中に、転送すべきデータが第２
図斜線の様にアドレス１．２．３．４に格納されている
場合、ＤＭＡコントローラ１０は、転送開始アドレス１
がバンクの境界アドレスＯから、”１”バイトのオフセ
ットくずれ）を持つため、この値をレジスタ８に書き込
み、転送開始アドレスをアドレス０としてメモリ・ペリ
フェラル転送のバスサイクルを開始する。

この時、レジスタ８の出力により、メモリ４ａのアドレ
ス線の下位３本め（この場合、ａｄｄｒｅｓｓ３　）の
み、コンバータ７ａによりレベル変換がおこなわれる。

このため、メモリ４ａでは、第２図中のアドレス０のデ
ータではなく斜線部のアドレス４のデータが選択され、
他のメモリ４ｂ、４ｃ、４ｄでは各々アドレス１．２．
３のデータが選択され出力される。

これと同時に、レジスタ８の出力により、スワップ回路
内の経路が制御され、メモリバンク４ａ、４ｂ、４ｃ、
４ｄが、各々データバス２ｄ、２ａ、２ｂ、２ｃに接続
される。これにより、データバス上では、第３図の様に
アドレス１．２．３．４のデータが整列するため、ペリ
フェラル５は、応答制御回路９のＤＭＡコントローラ１
０への転送応答のタイミングで、このまま内部へ取り込
むことができる。

以上の例では、ミスアラインの際、レジスタ８設定の必
要があるが、大容量の連続データ転送の場合、転送開始
時に一回の設定をするのみであるため、レジスタ８の設
定作業は、はとんどオーバーヘッドにならない。

発明の効果本発明によれば、メモリバンクとペリフェラル間での大
容量連続データ転送の開始アドレスが、メモリバンクの
境界に無い場合でも、高速のデータ転送を実現し、転送
処理の効率が大幅に改善される。

【図面の簡単な説明】

第１図は本発明における一実施例のデータ処理装置のブ
ロック構成図、第２図は同実施例の説明に供するメモリ
中のデータ配置図、第３図は同実施例の説明に供するメ
モリ中のデータ入出力装置の概念図、第４図は従来例の
データ処理装置のブロック構成図、第５図は同従来装置
におけるデータ配列図である。１．１０・・・直接メモリアクセス制御回路（ＤＭＡコ
ントローラ〉、２ａ〜２ｄ・・・データバス、１１ａ〜
ｌｉｄ・・・データバス、３・・・スワップ回路、４ａ
〜４ｄ・・・メモリバンク、１２ａ〜１２ｄ・・・メモ
リバンク、５．１３・・・入出力回路（ペリフェラル）
、６．１４・・・アドレスバス、７ａ〜７Ｃ・・・コン
バータ、８・・・レジスタ、９．１５・・・応答制御回
路。代理人の氏名　弁理士　中尾敏男　はか１名ｉ２　　口第３図口　　　　　　にマ　　　　　　　　　ペ第５図３／　　　　　　２３４

Claims

【特許請求の範囲】

２＾ｎバイト幅のデータバスに、各々がバイト幅のメモ
リを２＾ｎ個並列に接続したメモリバンクと、２＾ｎバ
イト幅のデータ入出力回路と、直接メモリアクセス制御
回路が接続され、連続したデータをデータ入出力回路と
メモリ間で直接転送するデータ処理装置において、各メ
モリバンクのデータ入出力部分とデータバス間にバイト
単位に接続経路を変更する回路と、レジスタと、前記レ
ジスタの各ビットの出力により、各メモリバンクのアド
レス線の最下位アドレス線の極性を反転できるコンバー
タを設け、転送アドレスがメモリバンクの端のアドレス
と一致しない場合は、そのオフセット値を前記レジスタ
に書き込み、直接メモリアドレス制御装置は、データ転
送開始アドレスをメモリバンクの端のアドレスに変換し
て転送を開始する様制御することを特徴とするデータ処
理装置。