JPH02276251A

JPH02276251A - 半導体装置

Info

Publication number: JPH02276251A
Application number: JP9624989A
Authority: JP
Inventors: Eiji Uchida; 英次内田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-04-18
Filing date: 1989-04-18
Publication date: 1990-11-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は半導体装置、詳しくは、ホットキャリア耐性
を有するＭＯＳ　ＰＥＴに関するものである。

（従来の技術）従来、ホットキャリア耐性を有するＭＯＳ　ＰＥＴの構
造として、文献「ホットキャリア効果」日経マグロウヒ
ル社Ｐ１１１〜Ｐ１３６に開示されるように、Ｌ　Ｄ　
Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造
が使用されてきた。第９図にこの構造を有するＮチャネ
ルｌｌ０ｓＰ［ｉＴの断面構造を示す、この図において
、１はｐ型シリコン基板、２はフィールド酸化膜、３は
ゲート酸化膜、４はゲート電極、５はサイドウオール、
６はソース拡散領域、７はドレイン拡散領域、８はｎ−
領域、９は層間絶縁膜、１ｏはＭ配線、１１はパンシベ
ーション膜である。

この構造の特徴は、通常のソース拡散領域６およびドレ
イン拡散領域７の他に低濃度（１０”〜ｔｏ”／ｃｉｉ
）のロー領域８が存在していることである。このｎ−領
域８によって電界が緩和されるため、ホットキャリアの
発生量が減少してトランジスタ特性の劣化が抑制される
。

このＬＤＤ構造のＭＯＳ　ＦＥＴの製造工程を第１０図
に示す、まず第１Ｏ図（ａ）に示すように、ｐ型シリコ
ン基板１上に通常の工程でフィールド酸化膜２、ゲート
酸化膜３およびリンドープポリシリコン膜４′を形成し
、このポリシリコン膜り′上にゲートパターニング用の
レジストパターン１２を形成する。次に、このレジスト
パターン１２をマスクとしてポリシリコン膜４′を第１
０図（ｂ）に示すようにパターニングし、ゲート電極４
を形成し、さらにゲート酸化膜３をパターニングする０
次に、ゲート電極４をマスクとしてリンを基板ｌにイオ
ン注入し、該基板１にｎ−領域８を形成する。その後、
ＣＶＤ酸化膜の堆積と異方性エツチングによって第１０
図（ｃ）に示すようにサイドウオール５をゲート電極４
の側壁に形成する。そして、そのサイドウオール５とゲ
ート電極４をマスクとしてヒ素のイオン注入を行うこと
により、第１θ図（ｄ）に示すように基板１にソース・
ドレイン拡散領域６．７を形成し、その後活性化のため
の熱処理を行う。

その後は第１図（ｅ）に示すように通常の工程により眉
間絶縁膜９を堆積させ、コンタクトホールを開孔させ、
Ｍ配線１０をＭ蒸着とパターニングにより形成し、最後
にパッシベーション膜１１を堆積させる。

（発明が解決しようとする課題）しかしながら、上述のようなＬＤＤ構造では、ｎ−６１
域８全体に電界が拡がるため、ドレイン（ドレイン拡散
領域７）付近の電界形状がデルタ関数的でなく、ピーク
強度は小さくなるが、幅を持つ形状になり、ゲート電極
４の外側にもかなり強い電界分布が形成される。そのた
め、ゲート電極４の下でない、酸化膜サイドウオール５
下の−ｚｌ域８でもインパクトイオン化によってホット
キャリアが発生し、電子がサイドウオール５に注入・捕
獲され、ｎ−領域８をピンチオフする。このサイドウオ
ール５への電子捕獲プロセスがＬＤＤ特有のホットキャ
リアによる初期劣化を引き起こすという問題点があった
。

この発明は上記の点に鑑みなされたもので、上記の初期
劣化をも含めてホットキャリア劣化を抑制でき、極めて
ホットキャリア耐性の優れた半導体装置を提供すること
を目的とする。

（課題を解決するための手段）この発明は、ＭＯＳ　ＦＥＴにおいて、ゲート電極の側
壁に、これと絶縁して導体でサイドウオールを形成し、
このサイドウオールをドレイン（ドレイン拡散領域）と
同電位になるように接続するものである。

（作　用）ホットキャリア劣化を抑制する代表的な方法は、ドレイ
ン近傍の電界を緩和させてホットキャリアの発生量を抑
制することであり、ＬＤＤ構造の１１０３　ＦＥＴもそ
の中の１つである。ホットキャリアの発生量は、不純物
濃度の他に、ゲート電圧にも強く依存することが知られ
ている。第１１図に、基板電流と伝達コンダクタンス劣
化のゲート電圧依存性をドレイン電圧をパラメーターと
して示す。

基板電流はホットキャリアの発生量に対応するため、基
板電流と伝達コンダクタンス劣化はゲート電圧およびド
レイン電圧に対してほぼ同じ依存性を示しているが、ゲ
ート電圧が高い場合には、基板電流および伝達コンダク
タンス劣化は大幅に減少していることが分る。これは、
ゲート電圧が高いほどドレイン近傍の電界が緩和されて
、ホットキャリアが発生しにくくなるためである。しか
し、実際には、ゲート電極にパルス電圧を印加すること
によりＭＯＳ　ＦＥＴが動作するため、ゲート電圧が低
い状態が存在することはさけられない。

そこで、この発明では、サイドウオールを導体で形成し
、それをドレインと接続する。すなわち、サイドウオー
ルを別のゲート電極として常にドレインと同電位の高い
電位に保つのであり、その結果、ドレイン近傍でゲート
電圧の低い状態が起らないようにしてホットキャリアの
発生量、延いてはホ・ントキャリア劣化を抑制するので
ある。

また、この発明では、基本的にはＬＤＤ構造は不要であ
るが、ＬＤＤ構造としても、サイドウオールが導体であ
る場合は、通常のＬＤＤ構造ＭＯ５ＦＥＴで見られるよ
うな初期劣化は起らない。

（実ｈＩｉ例）以下この発明の一実施例を図面を参照して説明する。

第１図はこの発明の一実施例を示す斜視図であり、同一
基板上に同一の２つのＭＯＳ　ＦＥＴが形成されている
。この図において、２１はｐ型シリコン基板であり、選
択的にフィールド酸化膜２２が形成される。また、ｐ型
シリコン基板２１の表面にはゲート酸化膜２３が形成さ
れ、その上にはフィールド酸化膜２２上に延在してゲー
ト電極２４が形成される。このゲート電極２４は絶縁膜
２５で上面および側面が覆われる。そして、この絶縁膜
２５で絶縁してゲート電極２４の側壁には、ゲート酸化
膜２３上に配置してかつフィールド酸化膜２２上に延在
してサイドウオール２６が形成される。このサイドウオ
ール２６は不純物ドープのポリシリコンなど導体で形成
される。また、このサイドウオール２６およびゲート電
極２４を有するゲート構造部の両側において基板２１に
は、ｎ゛のソース拡散領域２７およびドレイン拡散領域
２８が形成される。そして、ドレイン拡散領域２８には
、不純物ドープのポリシリコンなどからなる接続層２９
によって前記サイドウオール２６が電気的に接続されて
いる。また、ドレイン拡散領域２８にはＭ配線３０が接
続される。

このＭＯＳ　ＦＥＴにおいては、導体からなるサイドウ
オール２６が接続層２９によってドレイン拡散領域２Ｂ
と電気的に接続されているので、当該サイドウオール２
６が常にドレイン拡散領域２８（ドレイン）と同電位の
高い電圧に保たれる。

第２図は、上記ＭＯ５ＰＥＴの等価回路である。等価回
路では、３つのＭＯＳＦＥＴ　４１．　４２．　４３が
直列に接続された形となっており、両側のＭＯＳ　ＦＥ
Ｔ４１．４３のゲート電圧はドレイン電圧と常に等しく
オン状態になっている。したがって、中央の？ＩＯ３Ｆ
ＥＴ　４２のゲート電圧のみによって全体のトランジス
タが動作する。

第３図は、上記１’ｌＯ５ＰＥＴのパターン平面図で、
特にサイドウオールとドレイン拡散領域の接続層の配置
方法について示す、第３図中、破線で分けた４つの部分
Ａ〜Ｄがそれぞれ１トランジスタに相当する。ゲート電
極２４は上面および側面のすべてが絶縁膜２５で囲まれ
ており、サイドウオール２６とは電気的に絶縁されてい
る。そのサイドウオール２６は、接続層２９とフィール
ド酸化膜２２上で接触しており、さらに接続層２９はド
レイン拡散領域２８の一部とも接触している。また、接
続層２９とゲート電極２４は前記絶縁膜２５によって分
離された構造となっている。３１はソース配線である。

以上のようなこの発明の一実施例のＭＯＳ　ＦＥＴは、
通常の半導体製造技術およびセルフアライメント技術を
駆使して例えば第４図〜第８図に示す各工程に従って製
造することができる。なお、これらの図において、（ａ
）は各工程と関連のある部分のみを図示したパターン平
面図、（ｂ）はＸ−Ｘ線断面図、（ｃ）はＹ−Ｙ断面図
である。

■　ゲート酸化膜形成工程（第４図）ｐ型シリコン基板２１上に３０００〜ｔｏｏｏｏ入厚の
フィールド酸化膜２２を形成した後、ゲート酸化を行い
１００〜５００人厚のゲート酸化膜２３ａを形成する。

■　ゲート電極形成工程（第５図）上記のフィールド酸化膜２２およびゲート酸化膜２３ａ
上に２０００〜５０００人厚にポリシリコンを堆積させ
た後、このポリシリコン層にリンを拡散させる。次いで
、前記ポリシリコン層上にＣＶＤなどにより１０００〜
３０００人厚に絶縁膜２５ａを堆積させ、その後、所定
の幅１１の帯状に絶縁膜２５ａおよびポリシリコン層を
パターニングすることにより、残存ポリシリコン層でゲ
ート電極２４を形成し、その上面は前記絶縁ＩＩＩ　２
５　ａで覆われた構造とする。次に、ゲート電極２４下
以外のゲート酸化膜２３ａを希弗酸により一度除去した
後、再び酸化することにより、ゲート電Ｆｉｉ２４の側
面に絶縁ｌ１ｌ（酸化ＤＩ）２５ｂを形成すると同時に
、前記ゲート酸化膜を除去した部分に、サイドウオール
のためのゲート酸化膜２３ｂを形成する。ここで、この
ゲート酸化膜２３ｂは薄い程ドレイン近傍の電界が緩和
されてホットキャリアの発生を抑制するため、５０〜２
００人程度の比エソ薄い酸化膜を形成する。

通常のＬＤＤ構造ＭＯ３ＦＥＴの製造では、次にｎ層を
形成するためにリンをイオン注入するが、この発明のＭ
ＯＳ　ＦＥＴにも同様にｎ−層を形成することが可能で
ある。この場合、サイドウオールが導体であるため、通
常のＬＤＤ構造ＭＯＳ　ＦＥＴで見られるような初期劣
化が起こらないという利点がある。

しかし、この発明では基本的にはｎ−層は不要であり、
この製造方法および第１図ではｎ−層は形成していない
。

■　サイドウオール形成工程（第６図）上記の基板２１
上の全面に２０００〜８０００人厚のリンドープのポリ
シリコンなどの導体を堆積させた後、これを異方性エツ
チングすることにより、残存導体からなるサイドウオー
ル２６をゲート電極２４の側壁（ｖＡ縁膜２５ｂで覆わ
れている）に形成する。次に、そのサイドウオール２６
をゲート電極２４ならびにフィールド酸化膜２２をマス
クとしてリン、ヒ素などのＮ型ドーパントを１９１２〜
１０１ｃｍ−”のドーズ量で基Ｆｉ２１にイオン注入す
ることにより、ゲート構造部の両側の基板２１内にソー
ス拡散領域２７およびドレイン拡散領域２８を形成し、
その後活性化のための熱処理を行う、その後、サイドウ
オール２６上およびソース・ドレイン拡Ｗ１．領域２７
．２８上の酸化膜を希弗酸で除去する。

■　接続層形成工程（第７図）引き続き１０００〜５０００人厚のリンドープポリシリ
コンなどの導体を基板２１上の全面に堆積させた後、こ
れを異方性エツチングでパターニングすることにより、
接続層２９を形成する。ここで、接続層２９は、導体か
らなるサイドウオール２６とドレイン拡散領域２８を電
気的に接続するように形成されることはいうまでもない
。

■　Ｍ配線形成工程（第８図）その後、中間絶縁膜３２として３０００〜８０００人厚
のＰＳＧを堆積させてコンタクト穴３３を開けた後、５
０００〜１００００人厚にＭに堆積させてパターニング
を行うことにより、Ｍ配線３０を形成する。

以上で第１図のＭＯＳ　ＦＥＴが完成する。

なお、以上はｎチャネルＭＯ５ＦＥＴについて説明した
が、この発明はｐチャネルＭＯ３ＦＥＴにも同様に適用
できる。

（発明の効果）以上詳細に説明したように、この発明の半導体装置によ
れば、ゲート電極の側壁に、これと絶縁して導体でサイ
ドウオールを形成し、このサイドウオールをドレインに
接続して該ドレインと同電位となるようにしたので、ド
レイン近傍の電界を暖和でき、ホットキャリアの発生を
抑制でき、ホットキャリア劣化を抑制することができる
。また、この発明の装置によれば、基本的にはＬＤＤ構
造の低濃度層を必要としないため、低濃度層の拡散によ
って素子の微細化が制限されるという問題はなく、微細
化に有利となる。また、もしＬＤＤ構造をとったとして
も、サイドウオールが導体である場合は、通常のＬＤＤ
構造ＭＯ３ＦＥＴで見られるような初期劣化は起らず、
優れたホントキャリア耐性を有することができる。

【図面の簡単な説明】

第１図はこの発明の半導体装置の一実施例を示す斜視図
、第２図は一実施例の装置の等価回路図、第３図は一実
施例の装置のパターン平面図、第４図ないし第８図は一
実施例の装置を製造工程順に示す平面図および断面図、
第９図は従来のＬＤＤ構造？ＩＯ５ＦＥＴの構造断面図
、第１Ｏ図は従来のＬＤＤ構造ＭＯ５ＦＥＴの製造工程
断面図、第１１図は基板電流と伝達コンダクタンス劣化
のゲート電圧依存性を示す特性図である。２１・・・ｐ型シリコン基板、２３・・・ゲート酸化膜
、２４・・・ゲート電極、２５・・・絶縁膜、２６・・
・サイドウオール、２７・・・ソース拡散領域、２８・
・・ドレイン拡散領域、２９・・・接続層。第２２杢嗜明−算化イ月のＭＯ５ＦＥ歌ベターレ平面口第３図 ”−−−］（ａ）／Ｙターン乎細面図ｏ）パフーン平ａ図５ａ（（７）パター、平面図（ｂＩＸ−Ｘ”ＪｊＴ面図（ｃ）Ｙ−Ｙ町ｍ口Ａｌコ詩釆千７ヘエ正、凹第８図「−一−−コ（σ）パフーレ千面図（ａ）ハフーン千＠凹第９図（ｄ）（ｅ）・艶釆ＬＤＤ禍きＭＯ５ＦＥＴｔｙｒ釈追工程町面図第
１Ｏ図トｒ−トＩｔ！ＡＶＣ，（Ｖ）フ“−ト電＋：ｌ：ｖＧ（Ｖ）（ａ）（ｂ）ＣＯ）ｇぽＱ：万ｔとＱ０イΣ溌、コ〉グツタンス４汀
乙のり′！ト亀壬１（爬しヒＬ第１）図

Claims

【特許請求の範囲】（ａ）半導体基板と、（ｂ）この半導体基板上に形成されたゲート絶縁膜と、（ｃ）このゲート絶縁膜上に形成されたゲート電極と、（ｄ）このゲート電極と絶縁して、該ゲート電極の側壁
に、同様に前記ゲート絶縁膜上に配置して形成された導
体からなるサイドウォールと、（ｅ）このサイドウォールおよび前記ゲート電極を有す
るゲート構造部の両側にて前記基板内に形成されたソー
ス拡散領域およびドレイン拡散領域と、（ｆ）前記ドレ
イン拡散領域と前記サイドウォールを、同電位になるよ
うに接続する接続層とを具備してなる半導体装置。