JPH01129636A - 送信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 送信用データ・バッファを備える送信装置に関し、 送信回路の上位側に設けるデータ・バッファのバッファ
効果を大ならしめることを目的とし、一度に所定量のデ
ータを入力して所定の処理を加えた後送信し、次の所定
量のデータを入力することが可能となると入力待ち信号
を出力する送信部と、前記所定量のデータを入力して一
旦保持し、該所定量のデータを出力する毎にデータ出力
信号をも出力するバッファ部と、一度に前記所定量のデ
ータを出力し、前記送信部あるいは前記バッファ部を制
御して該所定量のデータを入力させるデータ供給・制御
部と、前記データ供給・制御部の制御により、該データ
供給・制御部あるいは前記バッファ部からの前記所定量
のデータの出力のいずれかを選択して前記送信部に入力
させるセレクタ部とからなり、前記データ供給・制御部
は、送信開始時には最初の所定量のデータを前記送信部
に入力させ、引き続いて、２番目の所定量のデータを前
記バッファ部に入力させ、以後前記入力待ち信号を受け
る毎に前記バッファ部の出力を前記送信部へ入力させ、
前記データ出力信号を受ける毎に自らからの次の所定量
のデータ出力を該バッファ部に入力させるように構成す
る。

〔産業上の利用分野〕

本発明は送信装置に関し、特に、送信用データ・バッフ
ァを備える送信装置に関する。

上位のコンピュータシステムより文字データを入力して
、この文字をビットシリアルに分解して送信し、１文字
のデータを送信する毎に次の文字データの入力が可能に
なると入力待ち信号を出力する機能を有するユニバーサ
ル・レシーバ・トランスミッタ（ｕｎｉｖｅｒｓａｌ　
ｒｅｃｅｉｖｅｒ　ｔｒａｎｓｍｉｔｔｅｒ　。

ＵＲＴ、受信機能も有する）がシステム端末の回線アダ
プタ等において用いられている。これらのＵＲＴはＬＳ
Ｉとして実現されており、上位側の装置における過渡的
な処理遅れ等を吸収するために、該ＬＳＩと上位側の装
置との間にデータ・ノ＼ッファを設けることが行なわれ
ている。このような送信装置において、従来、バッファ
効果を向上させる技術が要望されていた。

〔従来の技術、および、発明が解決しようとする問題点〕

第５図は従来のデータ・バッファを備える送信装置の構
成例を示すものである。第５図において上位制御回路３
０は、より上位側に接続するホスト・コンピュータから
送信すべき文字データを受けて、ＵＲＴ　（前述のｕｎ
ｉｖｅｒｓａｌ　ｒｅｃｅｉｖｅｒｔｒａｎｓｍｉ　ｔ
ｔｅｒ）を制御して該データをビットシリアルに送信さ
せるものである。第５図に示す従来の構成においては、
該上位制御回路３０からの文字データは、”Ｔ−ＢＵＦ
”で示されるバッファ・レジスタ２１に一旦保持された
後、送信部入力制御回路（Ｔ誓ＲＴＴ）　３３の制御に
よってＵＲＴＩ’に入力されている。このようなデータ
・バッファとしては、バッファ量が少ないものが、すな
わち、１回分の転送のデータ（１文字分のデータ）のみ
を蓄積するものが最も望ましい。なぜならば、送信開始
に先立つデータ、バッファへのデータ蓄積量が多いと回
線使用率の低下を招き、且つバッファ量の増加はコスト
増を招くためである。

上位制御回路３０からバッファ・レジスタ２１への文字
データの書込みは、バッファ・レジスタ２１から文字デ
ータが読出される毎に、データ出力信号が、第５図で“
ＴＥＭＰ”で示されるバッファ空レジスタ２２を介して
転送要求信号ＴＲＱとして上位制御回路３０に伝えられ
ることにより行なわれる。送信部入力制御回路３３によ
るバッファ・レジスタ２１からＵＲＴＩ’へのデータの
読出し制御は、前述のようにＵＲＴＩ’に入力されたデ
ータのビットシリアルなデータへの変換が行なわれ、次
のデータを入力することが可能になると出力される入力
待ち信号ＮＲＱに応じて行なわれる。

ところで、以上のような従来の構成において、送信開始
直後には、ＵＲＴは所定の同期文字バタ−ンを送出する
が、このときＵＲＴば既に次のデータの入力可能状態に
あるので上位制御回路３０からのデータは、−旦データ
・バッファ２１に保持された後は、速やかにＵＲＴＩ’
に読込まれねばならない。したがって、折角データ・へ
′ソファ（バッファ・レジスタ２１）を設けても、デー
タがデータ・バッファに保持される時間が短かく、上位
側における過渡的な処理の遅れを吸収するバッファ効果
が極めて少ないという問題があった。

このことは、上位側からのデータの過渡的な遅れのため
に、ＵＲＴＩ’において送信すべきデータ□　に空白を
生ずる危険があることを意味する。もしＵＲＴＩ’から
送信されるデータに空白が生ずると、受信側ではこれを
エラーと見て、そのフレー　　　□ム全体を破棄してし
まい、再送信が必要となり、伝送効率を非常に悪化させ
ることになる。

本発明は上記の問題点に鑑み、なされたもので、送信回
路の上位側に設けるデータ・バッファのバッファ効果を
大ならしめる送信装置を提供することを目的とするもの
である。

〔問題点を解決するための手段〕

第１図は本発明の基本的構成を示す図である。

本図において、■は送信部、２はバッファ部、３はデー
タ供給・制御部、４はセレクタ部である。

送信部１は、一度に所定量のデータを入力して所定の処
理を加えた後送信し、次の所定量のデータを入力するこ
とが可能となると入力待ち信号ＮＲＱを出力する。

バッファ部２は、前記所定量のデータを入力して一旦保
持し該所定量のデータを出力する毎にデータ出力信号を
出力する。

データ供給・制御部３は、一度に前記所定量のデータを
出力し、前記送信部あるいは前記バッファ部２を制御し
ていずれかに該所定量のデータを入力させる。

そして、セレクタ部４は、前記データ供給・制御部３の
制御により該データ供給・制御部３あるいは前記バッフ
ァ部２からの前記所定量のデータの出力のいずれかを選
択して前記送信部１に人力させるものである。

本発明の特徴として、上記データ供給・制御部３は、送
信開始時には最初の所定量のデータを前記送信部１に入
力させ、引き続いて、２番目の所定量のデータを前記バ
ッファ部２に入力させ、以後前記入力待ち信号を受ける
毎に前記バッファ部２の出力を前記送信部エヘ入力させ
、前記データ出力信号を受ける毎に自らからの次の所定
量のデータ出力を該バッファ部２に人力させる。

〔作　用〕

データ供給・制御部３の制御により、送信開始時に、送
信部１へ先頭のデータが、そして引き続いて直ちにバッ
ファ部２へ次のデータが相継いで書込まれ、以後、バッ
ファ部２からの読出しと、バッファ部２への書込みは交
互に行なわれるので、バッファ部２にデータが保持され
る時間は長く、上位側における過渡的な処理の遅れによ
る、上位側からのデータ出力の遅れの影響を吸収するバ
ッファ効果を大ならしめる。

Ｃ実施例〕 第２図は本発明の実施例の構成図である。第２図におい
て、ユニバーサル・レシーバ・トランスミッタ（ｕｎｉ
ｖｅｒｓａｌ　ｒｅｃｅｉｖｅｒ　ｔｒａｎｓｍｉｔｔ
ｅｒ　、　Ｕ　ＲＴ）Ｉ’、上位制御回路３０．バッフ
ァ・レジスタ２１、および、バッファ空レジスタ２２は
、前述の第５図の従来のものと同様である。第２図の構
成においては、さらに、本発明の実現のために、信号セ
レクタ３１、セレクタ制御レジスタ３２および第１、第
２および第３のセレクタ４１　、４２　、４３が設けら
れている。また、送信部入力制御回路（ＴＷｌ？ＩＴ）
　３３　’の機能も後述するように第５図の構成におけ
るものと異なるものとなっている。

上位制御回路３０へ入力される転送要求信号ＴＲＱは、
第２図で“ＳＦ、ＬＳ”で示される信号セレクタ３１の
出力となっており、信号セレクタ３１は、第２図にＴ−
ＣＨＧ”で示されるセレクタ制御レジスタ３２からの制
御信号出力によって制御され、上記ＵＲＴＩ’からの入
力待ち信号ＮＲＱの出力、および、バッファ空レジスタ
２２からのデータ出力信号の出力のいずれか一方を選択
して出力するものである。上位制御回路３０からの種々
の制御信号およびアドレス信号ＡＤ、ならびに書込み信
号ＷＲは上記セレクタ制御レジスタ３２を介して送信部
入力制御回路３３′に入力されている。送信部入力制御
回路３３′には第５図の構成におけると同様ＵＲＴ１．
’からの入力待ち信号ＮＲＱが印加されている。ＵＲＴ
Ｉ’における制御信号およびアドレス信号ＡＤの入力端
、書込み信号ＷＲの入力端、および文字データ入力端に
は、それぞれ第１、第２および第３のセレクタ４１　、
４２　、４３の出力が印加されており、第１のセレクタ
４１は上位制御口ｆ１３０からの直接の制御信号および
アドレス信号と第５図の構成におけるような送信部入力
制御回路３３′を介しての制御信号およびアドレス信号
とのいずれか一方を、該送信部人力制御回路３３′から
の切替制御信号に応じて選択するものであり、第２のセ
レクタ４２もまた、同様に、上位制御回路３０からの直
接の書込み信号と第５図の構成におけるような送信部入
力制御回路３３′を介しての書込み信号とのいずれか一
方を、該送信部入力制御回路３３′からの上記第１のセ
レクタ４１に対するものと共通の切替制御信号に応じて
選択するものである。第３のセレクタ４３は、上位制御
回路３０からの直接の文字データ出力と、第５図の構成
におけるようなバッファ・レジスタ２１を介しての文字
データ出力とのいずれか一方を、送信部入力制御回路３
３′からの上記第１および第２のセレクタ４１゜４２に
対するものと共通の切替制御信号に応じて選択するもの
である。

第２図の構成において、上位制御回路３０を除く構成は
回線毎に設けられた回線アダプタの送信部分をなすもの
で、上位制御回路３０は、図示しないが、第２図に示さ
れるような構成の回線アダプタを複数接続しており、各
回線アダプタからの転送要求信号ＴＲＱを順にスキャン
し、転送要求信号ＴＲＱが有効な回線アダプタに対して
はデータ転送を行ない、ＴＲＱが有効でないものに対し
てはデータ転送を行なわずに他の回線アダプタからの転
送要求信号ＴＲＱを見に行く。

第３図は第２図の上位制御回路３０の動作手順を示す図
である。ステップ３０１は上位制御回路３０が複数の回
線アダプタを順にスキャンすることに対応したもので、
まず、回線アダプタを隘１とする。ステップ３０２にて
は、回線アダプタ１ｌｈｌにおいて転送要求信号出力Ｔ
ＲＱが有効か無効かを判定し、もし無効であればステッ
プ３０９に進んで回線アダプタの陽、をインクリメント
してステップ３０２に戻り、その回線アダプタからの転
送要求信号ＴＲＱを見る。

ステップ３０２において、転送要求信号ＴＲＱが有効で
あればステップ３０３に進んで、図示しない、上位制御
回路３０の更に上位側に存在するシステムに接続される
メモリから１ハイド（１文字分）の文字データを読出す
。そしてステップ３０４で上記メモリのアドレスを指定
するカウンタ（図示せず）をインクリメントする。

ステップ３０５では送信開始直後か否かを判定する。も
し、送信開始直後でなければステップ３０８に進んでス
テップ３０３で読出した文字データをバッファ・レジス
タＴ−ＢＵＦ　２１に書込む（後に詳述する）。そして
ステップ３０９に進み次の回線アダプタに移る。

ステップ３０５にて送信開始直後であればステップ３０
６に進んでステップ３０３で読出した文字データをＵＲ
ＴＩ’に直接書込むようにＩＩＪ御し、ステップ３０７
において、後述する送信開始直後の状態を解除してステ
ップ３０３に戻る。

ここで、第３図には図示を省略しているが、送信フレー
ム全体の送信が終ると第２図の上位制御回路３０は、第
２図の回線アダプタの部分のうちセレクタ制御レジスタ
Ｔ−ＣＨＧ　３２を送信開始状態にし、送信部入力制御
回路ＴＷＲＴＴ　３３　’を制御して、第１、第２、第
３のセレクタ４１　、４２　、４３に対する切替制御信
号出力を、それぞれのセレクタ４１　、４２゜４３にお
いて前記の上位制御回路３０からの制御信号およびアド
レス信号ＡＤ、書込み信号ＷＲ１そして送信用文字デー
タをＵＲＴＩ’の対応する入力端に直接印加させるよう
にセットする。上記のようにセレクタ制御レジスタＴ−
ＣＩＩＧ　３２が送信開始状態にあるときには、信号セ
レクタ５ＥＬＳ３１は、ＵＲＴＩ’からの入力待ち信号
ＮＲＱを入力として選択する。これにより送信開始直後
状態においては、上位制御回路３０は、ＵＲＴＩ′が入
力待ち状態にあるときにＵＲＴＩ’より出力される入力
待ち信号ＮＲＱを転送要求信号ＴＲＱとして検出し、こ
れに応じてＵＲＴＩ’に対して直接、制御信号およびア
ドレス信号ＡＤ、書込み信号ＷＲ１そして送信すべき文
字データＤを印加する。こうして送信開始直後のＵＲＴ
Ｉ’への文字データの書込みが終了すると、前述の第３
図のステップ３０７の送信開始直後の状態の解除を行な
う。これは第２図のセレクタ制御レジスタＴ−ＣＨＧ　
３２の内容をクリアし、これに応して信号セレクタ５Ｅ
ＬＳ３１を、バッファ空レジスタＴＥＭＰ２２の出力（
つまり、前述のデータ出力信号）を入力とするように切
替えさせ、第１および第２のセレクタ４１　、４２の入
力を、それぞれ送信部入力制御回路ＴＷＲＩＴ　３３　
’を介してのものとするように切替えさせ、第３のセレ
クタ４３を、バッファ・レジスタＴ−ＢＩＪＦ　２１の
出力を入力とするように切替えさせ、さらに、該送信部
入力制御回路３３′に、ＵＲＴＩ’からの入力待ち信号
ＮＲＱの出力に応じてバッファ・レジスタＴ−ＢＵＦ２
１に保持されている文字データを読出させることを意味
する。すなわち、送信開始直後状態を解除された状態で
は第２図の回線アダプタの構成は、従来の第５図の構成
に等価となる。

ステップ３０７を実行すると、ステップ３０３．３０４
゜３０５を経て前記のステップ３０８に至る。

ステップ３０８では、上記のように従来の第５図と等価
の構成であるので、上位制御回路３０は、バッファ空レ
ジスタＴＥＭＰ２１の出力（データ出力信号）を信号セ
レクタ３１を介して転送要求信号ＴＲＱとして受け、こ
の信号が有効のとき、文字データをバッファ・レジスタ
Ｔ−ＢＵＰ　２１に書込ム。

これに対応して、ＵＲＴＩ’が入力した１文字分のデー
タをビット・シリアルに変換処理し、入力待ち信号ＮＲ
Ｑを出力すると、これが送信部入力制御回路ＴＷＲＩＴ
　３３　’に印加され、該送信部入力制御回路３３′は
、これに応じてバッファ・レジスタ２１に対して読出し
信号ＲＤを印加して該バッファ・レジスタ２１に保持さ
れていた１文字分のデータを読出し、アドレス信号、書
込み信号と共にＵＲＴＩ’に印加することにより、ＵＲ
ＴＩ’に該文字データを書込む。

また、ステップ３０９は、上位制御回路３０は１文字分
のデータを１つの回線アダプタのバッファ・レジスタＴ
−ＢＵＦ　２１に書込むと次の回線アダプタをスキャン
しに行くことを意味している。

なお、本発明の特徴として、第３図の上位制御回路の動
作手順において、ステップ３０６にてＵＲＴＩ’に最初
の文字を書込んでステップ３０７で送信開始直後状態を
解除すると直ちにステップ３０３、３０４．３０５．３
０６と進んで次のデータをバッファ・レジスタＴ−ＢＵ
Ｆ　２１に書込むようにしている。

第４図は、第２図の構成のタイミング図である。

時刻１．において上位制御回路３０より送信開始指示が
回線アダプタに伝えられると、ＵＲＴＩ’は送（Ｋフレ
ームの先頭の同期ピントパターン（第４図において■で
示す）を送出し始めると共に入力待ち信号ＮＲＱを出力
する。この信号ＮＲＱは前述のように信号セレクタ５Ｅ
ＬＳ３１を通って転送要求信号ＴＲＱとして上位制御回
路３０に印加される。上位制御回路は、この回線アダプ
タに対する次のスキャンタイミングの時刻【２において
、□上記の信号ＴＲＱに応じて最初の文字データ“Ａ”
を直接ＵＲＴＩ’に入力する。これによりＵＲＴ１′の
入力待ち信号ＮＲＱは有効でなくなる。そして引続いて
時刻ｔ３にて次の文字データ”Ｂ”をバッファ・レジス
タＴ−ＢＵＦ　２１に書込む。これにより、バッファ空
レジスタＴＥＭＰ　２２の出力（データ出力信号）は有
効でなくなる。次に時刻ｔ４でＵＲＴＩ’において出力
されていた同期文字パターンの送信が終了すると直ちに
、先に入力してシリアルデータに変換されていたデータ
“Ａ”を送信し始める。これによりＵＲＴＩ’は次の文
字データを入力可能であるとして入力待ち信号ＮＲＱの
出力を有効にする。送信部入力制御回路ＴＷＲＩＴ３３
′は、有効なＮＲＱを入力すると直ちに、時刻ｔ、にお
いてバッファ・レジスタＴ−ＢＵＦ　２２の保持データ
ＵＲＴＩ’に読込ませる。これによりＵＲＴＩ’からの
入力待ち信号ＮＲＱは再び有効でなくなり、他方、バッ
ファ・レジスタ２２から文字データが読出されたことに
応じてバッファ空レジスタＴＥＭＰ２２の出力（データ
出力信号）が再び有効になる。上位制御回路３０は次の
スキャンタイミングの時刻ｔ６にて上記の有効なバッフ
ァ空レジスタ２２の出力を転送要求信号ＴＲＱとして認
識して、次の文字データ“Ｃ”をバッファ・レジスタ２
１に書込む。そして、時刻ｔ７でＵＲＴ１′からシリア
ルに送信されていたデータ“Ａ”の送信が完了すると先
にＵＲＴＩ’に入力され、シリアルな形に変換されてい
たデータ“Ｂ”の送信が開始され、時刻ｔｌｌで、上記
バッファ・レジスタ２１内のデータ“Ｃ”がＵＲＴＩ’
に書込まれる。以後同様の動作を繰り返す。

第４図に示されるように、第２図の構成においては、例
えばＵＲＴＩ’において、時刻ｔ４に“Ａ”の文字デー
タのシリアルデータへの分解が完了して送信が開始され
ると直ちに時刻ｔ５にてバッファ・レジスタ２１に保持
されていた文字データがＵＲＴＩ’に入力されるが、こ
れは前もって時刻ｔ３にバッファ・レジスタ２１に文字
データ“Ｂ”が入力されていたことによるものであり、
第２図の上位制御回路３０および、さらに上位における
何らかの過渡的な処理の遅れによって上位制御回路３０
からの文字データの出力のタイミングが遅れたとしても
約１５−１．の時間（回線アダプタ内での遅れを無視す
る近似で）、上記の遅れを吸収する余裕を持っている、
すなわち、バッファ効果を有することがわかる。

〔発明の効果〕

本発明の送信装置によれば、送信回路の上位側に設けら
れたデータ・バッファのバ・ノファ効果を大ならしめる
ことができる。

【図面の簡単な説明】

第１図は本発明の基本的構成図、 第２図は本発明の実施例の構成図、 第３図は第２図の上位制御回路の動作手順を示す図、 第４図は第２図の構成のタイミングを示す図、そして 第５図は従来の送信装置の構成図である。 （符号の説明） １・・・送信部、 １′・・・ユニバーサル・レシーバ・ トランスミッタ、 ２・・・バッファ部、 ３・・・データ供給・制御部、 ４・・・セレクタ部、 ２１・・・バッファ・レジスタ、 ２２・・・バッファ空レジスタ、 ３０・・・上位制御回路、　３１・・・信号セレクタ、
３２・・・セレクタ制御レジスタ、 ３３　、３３　’・・・送信部入力制御回路、４１　、
４２　、４３・・・第１、第２、第３のセレクタ。 本発明の基本的構成を示す図 第１図 本発明の実施例の構成図

Claims (1)

1. 【特許請求の範囲】 １、一度に所定量のデータを入力して所定の処理を加え
   た後送信し、次の所定量のデータを入力することが可能
   となると入力待ち信号（ＮＲＱ）を出力する送信部（１
   ）と、 前記所定量のデータを入力して一旦保持し、該所定量の
   データを出力する毎にデータ出力信号を出力するバッフ
   ァ部（２）と、 一度に前記所定量のデータを出力し、前記送信部（１）
   あるいは前記バッファ部（２）を制御していずれかに該
   所定量のデータを入力させるデータ供給・制御部（３）
   と、 前記データ供給・制御部（３）の制御により該データ供
   給・制御部（３）あるいは前記バッファ部（２）からの
   前記所定量のデータの出力のいずれかを選択して前記送
   信部（１）に入力させるセレクタ部（４）とからなり、 前記データ供給・制御部（３）は、送信開始時には最初
   の所定量のデータを前記送信部（１）に入力させ、引き
   続いて、２番目の所定量のデータを前記バッファ部（２
   ）に入力させ、以後前記入力待ち信号を受ける毎に前記
   バッファ部（２）の出力を前記送信部（１）へ入力させ
   、前記データ出力信号を受ける毎に自らからの次の所定
   量のデータ出力を該バッファ部（２）に入力させること
   を特徴とする送信装置。 ２、前記データ供給・制御部（３）は、上位制御回路（
   ３０）と、信号セレクタ（３１）と、セレクタ制御レジ
   スタ（３２）と、送信部入力制御回路（３３′）とを有
   してなり、 該信号セレクタ（３１）は、前記入力待ち信号（ＮＲＱ
   ）および前記データ出力信号のいずれか一方を、前記セ
   レクタ制御レジスタ（３２）の出力に応じて選択して前
   記上位制御回路（３０）に印加し、 該上位制御回路（３０）は、前記信号セレクタ（３１）
   の出力が有効のとき前記所定量のデータを出力し、 また、送信開始時には前記セレクタ制御レジスタ（３２
   ）は、前記信号セレクタ（３１）が前記入力待ち信号を
   入力として選択するようにセットされ、前記送信部入力
   制御回路（３３′）は、前記セレクタ部（４）が該デー
   タ供給・制御部（３）からのデータを入力として選択す
   るように制御し、前記上位制御回路（３０）からの最初
   のデータが前記送信部（１）に入力されると、前記セレ
   クタ制御レジスタ（３２）は、前記信号セレクタ（３１
   ）が前記データ出力信号を入力として選択するようにセ
   ットされ、前記送信部入力制御回路（３３′）は、前記
   セレクタ部（４）が前記バッファ部（２）からの出力デ
   ータを入力として選択するよう制御する特許請求の範囲
   第１項記載の送信装置。 ３、前記バッファ部（２）は、前記所定量のデータ１回
   分の容量を有する特許請求の範囲第１項または２項記載
   の送信装置。