JPH01130235A - マイクロコンピュータ開発支援装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は仮想記憶管理機構を内蔵し多重仮想空間を提供
するマイクロプロセッサのソフトウェアデバックに使用
し、かつブレークポイント設定が可能なマイクロコンピ
ュータ開発支援装置に関し、特に多重仮想空間のブレー
クに関する。

〔従来の技術〕

従来の仮想記憶管理機構を内蔵し多重仮想空間ヲ提供ス
るマイクロプロセッサのマイクロコンピュータ開発支援
装置のブレークに関する部分のブロック図を第３図に示
す。

第３図において１ｂは通常のＣＰＵと比較して、ブレー
ク要求を受付ける機能を持っていることが異なる開発支
援装置用ＣＰＵ　（以下ＥＣＰＵと略す）、９はＥＣＰ
Ｕが出力する実アドレスをＥＣＰＵが出力する制御信号
のタイミングでラッチする実アドレス回路、１０はブレ
ーク条件である実アドレスの値をあらかじめ書き込んで
おくための実アドレス条件保持メモリ、３ｃは実アドレ
スラッチ回路９と実アドレス条件保持メモリ１ｏの内容
を比較する比較器、ｂはＥＣＰＵｌ　ｂが実アドレス条
件保持メモリ１０に対して実アドレス条件を書き込むデ
ータ信号、ｃ３は比較器より出力される比較結果をＥＣ
ＰＵｌ　ｂのブレーク要求入力に入力しブレーク要求を
するブレーク要求信号、ｍはＥＣＰＵｌｂが出力する実
アドレス、ｅはＥＣＰＵｌｂが出力する出力制御信号、
ｎは実アドレスラッチ回路９によってラッチされた実ア
ドレスのラッチ出力である実アドレス情報、ｐは実アド
レス条件保持メモリ６が出力する実アドレスブレーク条
件である。

従来のこの種のマイクロプロセッサのマイクロコンピュ
ータ開発支援装置は仮想記憶管理機構が内蔵されている
ため、ＥＣＰＵを用いても、仮想情報は得られず実アド
レスが得られるのみである。

ＥＣＰＵｌｂが出力した実アドレスｍを実アドレスラッ
チ回路９が出力制御信号ｅに従ってラッチする。比較器
３ｃは実アドレス条件保持メモリ１０に前もって書き込
まれである実アドレスブレーク条件ｐとラッチされた実
アドレスである実アドレス情報ｎを比較し、比較結果を
ブレーク要求信号ｃ３としてＥＣＰＵｌ　ｂに入力して
、実アドレスでのブレーク要求を行い、ＥＣＰＵＩ　ｂ
はブレークする。

〔発明が解決しようとする問題点〕

上述した従来の仮想記憶管理機構を内蔵し、多重仮想空
間を提供するマイクロプロセッサのマイクロコンピュー
タ開発支援装置は、開発支援装置用ＣＰＵが出力する情
報が実アドレスのみなので、仮想アドレスにブレークを
かけることは不可能である。たとえ、仮想アドレスから
アドレス変換をして実アドレスを求めて、その実アドレ
スにブレークをかけたとしても、ブレークを設定したプ
ログラムがスワップアウトされてしまえばブレークを設
定したアドレスのデータは設定時のものと異なっている
。また、開発支援装置用ＣＰＵが出力する情報が実アド
レスのみのため、ある特定のタスクにブレークをかける
といったことも不可能である。

〔発明（考案）の従来技術に対する相違点〕上述した従
来の仮想記憶管理機構を内蔵し、多重仮想空間を提供す
るマイクロプロセッサのマイクロコンピュータ開発支援
装置は、ＥＣＰＵが出力する情報が実アドレスのみであ
るため、実アドレスがブレーク条件と一致すればブレー
クしていたのに対し、本発明はタスクの実行状態を定義
する制御構造の情報、及び仮想アドレスをリアルタイム
に外部に出力することが可能な開発支援装置用ＣＰＵと
、前記制御構造の情報、及び仮想アドレスをラッチし保
持しであるブレーク条件と比較して比較結果をＥＣＰＵ
のブレーク要求入力に入れるといった回路を有すること
で、多数ある仮想空間のうちの１つの空間、その空間内
のある仮想アドレスに対してブレークポイントを設定し
て、ブレークするといった独創的内容を有する。

〔問題点を解決するた控の手段〕

本発明のマイクロコンピュータ開発支援装置は並行動作
可能なプログラムの単位であるタスクの実行状態を定義
する制御構造の情報及び仮想アドレスをリアルタイムに
外部に出力することが可能な開発支援装置用ＣＰＵと、
前記制御構造の情報を常に保持しておく第１の回路と、
ブレーク条件である前記制御構造の情報を保持し、かつ
その情報の書き換えが可能な第１のメモリと保持した前
記制御構造の情報を比較して比較結果を出力する第１の
比較器と、前記開発支援装置用ＣＰＵが出力する仮想ア
ドレスを保持する第２の回路と、ブレーク条件である前
記仮想アドレスを保持し、かつその情報の書き換えが可
能な第２のメモリと、保持した前記仮想アドレスとブレ
ーク条件である仮想アドレスを比較して比較結果を出力
する第２の比較とを有している。

〔実施例〕

次に、本発明を実施例により説明する。第１図は本発明
の一実施例のブロック図である。

第１図の１ａは通常のＣＰＵと比較してブレーク要求を
受付ける機能、仮想アドレスを出力する機能、タスクの
実行状態を定義する制御構造（以下、タスクの実行状態
を定義する制御構造をＴＣＢと略す）の情報、すなわち
、タスクの情報をもつＴＣＢを区別する手段であるＴＣ
Ｂのベースアドレスを得るための信号を出力する機能を
持った開発支援装置用ＣＰＵ　（以下ＥＣＰＵと略す）
、２はＥＣＰＵｌａがＴＣＢのベースアドレスをデータ
として読み書きする時、すなわちデータバスにＴＣＢの
ベースアドレスのデータが存在する時にアクティブにな
る信号、及びｇｃＰＵｌａが出力する制御信号によって
ＴＣＢのベースアドレスをラッチするタスク情報ラッチ
回路、４はブレークの条件であるＴＣＢのベースアドレ
スを前もって書き込んで保持するタスク条件保持メモリ
、３ａはタスク情報ラッチ回路２がラッチしているＴＣ
Ｂの現在のベースアドレスとタスク条件保持メモリ４が
保持しているブレーク条件のＴＣＢベースアドレスを比
較して比較結果を出力する比較器、５はＥＣＰＵｌａが
出力する仮想アドレスを出力制御信号によってラッチす
る仮想アドレスラッチ回路、６はブレーク条件である仮
想アドレスを前もって書き込んで保持する仮想アドレス
条件保持メモリ、３ｂは仮想アドレスラッチ回路５がラ
ッチしている仮想アドレスと仮想アドレス条件保持メモ
リ６が保持しているブレーク条件の仮想アドレスを比較
して比較結果を出力する比較器、７は複数の比較結果に
対して、どのような比較結果の場合にＥＣＰＵｌａにブ
レーク要求を行うのかといった統合パターンを変更可能
で比較器３ａと比較器３ｂの比較結果を統合してＥＣＰ
Ｕｌａにブレーク要求を行うブレーク要求統合回路、ａ
はＥＣＰＵｌａがＴＣＥのベースアドレスをデー　−タ
として読み書きする時にアクティブになるタスクベース
アドレスイネーブル信号、ｂはＥＣＰＵｌａがタスク条
件保持メモリに対してＴＣＢ−＜−スアドレスを書き込
み、仮想アドレス条件保持メモリに対して仮想アドレス
のデータを書き込むデータ信号、ｃｌはＥＣＰＵｌａに
対してブレーク要求を行うブレーク要求信号、ｄはＥＣ
ＰＵｌａが出力する仮想アドレス、ｅはＥＣＰＵ　１　
ａが出力する出力制御信号、ｆはタスク情報ラッチ回路
２が出′力するタスク情報、ｇはタスク条件保持メモリ
４が出力するタスクブレーク条件、ｈｌは比較器３ａが
出力する比較結果出力信号、ｉは仮想アドレスラッチ回
路５が出力する仮想アドレス情報、ｊは仮想アドレス条
件保持メモリが出力する仮想アドレスブレーク条件、ｈ
２は比較器３ｂが出力する比較結果出力信号である。　
−本発明の一実施例において、ＥＣＰＵｌａが出力する
タスクベースアドレスイネーブル信号ａ、及び出力制御
信号ｅによってタスクが切り換わる時のＴＣＢの内容を
ＣＰＵ内にロードしてくる時ｉｃ　Ｔ　ＣＥベースアド
レスがデータバス上に存在スるのでデータバス上に出力
されているタスクベースアドレスをタスク情報ラッチ回
路２でラッチすることでタスク情報が得られる。このタ
スクベースアドレスはタスク固有の情報であるＴＣＨの
ベースアドレスで、タスクベースアドレスが１つ決まれ
ば、タスクも決定する。そして、ＥＣＰＵｌａによって
前もって書き込まれであるタスク条件、すなわちタスク
ベースアドレスの値がブレーク条件としてタスク条件保
持メモリ４に保持されていて、比較器４はタスク情報ラ
ッチ回路２が出力するタスク情報ｆとタスク条件保持メ
モリが出力するタスクブレーク条件ｇをタスク情報が変
更になる度に比較して、一致しているかどうか判断し、
比較結果を比較結果出力信号ｈｌとして出力する。

次にＥＣＰＵｌａが出力する仮想アドレスｄを仮想アド
レスラッチ回路は出力制御信号ｅに従ってラッチする。

また、仮想アドレス条件保持メモリ６は前もって書き込
まれたブレーク条件である仮想アドレスを保持している
。そして、比較器３ｂは仮想アドレスラッチ回路５が出
力する仮想アドレス情報ｉと仮想アドレス条件保持メモ
リ６が出力する仮想アドレスブレーク条件ｊを比較して
一致しているかどうか判断し、比較結果を比較結果出力
信号ｈ２として出力する。

タスク条件での比較結果、比較結果出力信号ｈ１と仮想
アドレス条件での比較結果、比較結果出力信号ｈ２をブ
レーク要求統合回路７で統合し、統合パターンに合致し
た場合、ブレーク要求統合回路はＥＣＰＵｌａに対して
ブレーク要求信号ｃ１を通してブレーク要求し、ＥＣＰ
Ｕｌａがこの要求を受付けた場合にブレークする。ここ
でブレーク要求統合回路はブレーク条件であるタスク条
件、仮想アドレス条件、その他の実アドレス条件など統
合パターンを変えることでタスク条件のみ条件を満足し
た場合にＥＣＰＵに対してブレーク要求を行うことが可
能である。

〔実施例２〕 第２図は本発明の他の実施例である。第２図において、
８ａ、−８ｂ、８ｃはゲートを制御する回路及び出力制
御信号に従ってゲートの開は閉めを行うゲート回路１１
は比較器３ａが出力する比較結果出力信号ｈ３を受けて
ゲート回路を制御押するゲート制御回路、ｃ２は比較器
３ｂの比較結果で直接ＥＣＰＵ１ａにブレーク要求を行
うブレーク要求信号、ｈ３は比較器３ａが出力する比較
結果である比較結果出力信号、ｋｌ、に２．に３はゲー
ト回路が出力するゲート回路出力、１１．１２はＥＣＰ
Ｕｌａが出力するＣＰＵ出力信号、ｇｌ。

ｇ２．ｇ３はゲート制御回路１１が出力するゲート制御
信号である。

本発明の他の実施例について、比較器３ａがタスク情報
、タスク条件を比較するまでの過程は第１図と同様であ
る。ゲート回路８ａはゲート制御−回路１１が出力する
ゲート制御信号ｇ１と出力制御信号ｅに従ってゲートを
開は閉めし、ＥＣＰＵｌａが出力する仮想アドレスｄを
仮想アドレスラッチ回路５に出力するかどうか制御する
。ゲート制御回路１１に制御され仮想アドレスｄがゲー
ト回路８ａを通って仮想アドレスラッチ回路５でラッチ
されると比較器３ｂは仮想アドレス条件保持メモリから
の仮想アドレスブレーク条件ｊと仮想アドレスラッチ回
路５が出力する仮想アドレス情報ｉを比較して比較結果
をＥＣＰＵｌａにブレーク要求信号ｃ２としてブレーク
要求する。要するに、タスク情報がブレーク条件を満た
している間しか仮想アドレスのブレーク条件との比較を
行わない。そのため、タスクのブレーク条件が成立しな
い時は、仮想アドレスのブレーク回路である仮想アドレ
スラッチ回路５、比較器３ｂ、仮想条件保持メモリ６は
動作していない。そこで、タスクのブレーク条件が成立
しない時は、ゲート制御回路１１がゲート回路８ａ、８
ｂ、８ｃを制御して仮想アドレスブレーク回路を利用し
、実アドレスでブレークさせる。ＥＣＰＵｌａが出力す
る実アドレス等のＣＰＵ出力制御信号１１．１２はゲー
ト回路８ｂ、８ｃで制御されて、選ばれたブレーク要因
が仮想アドレスラッチ回路でラッチされてブレーク情報
となる。この際、仮想アドレス条件保持メモリ６には、
ブレーク要因に対するブレーク条件が書き込まれている
とする。また、ＣＰＵ出力信号１１．１２と同様に仮想
アドレスについてもゲート回路８ａ、８ｂ、８ｃを制御
することで１つのブレーク回路を多数のブレーク要因で
利用できる。

〔発明の効果〕

以上説明したように本発明は、並行動作可能なプログラ
ムの単位であるタスクの実行状態を定義する制御構成の
情報、及び仮想アドレスをリアルタイムに外部に出力す
ることが可能な開発支援装置用ＣＰＵと、前記制御構造
の情報を常に保持しておく第１の回路とブレーク条件で
ある前記制御構造の情報を保持し、かつその情報の書き
換えが可能な１のメモリと、保持した前記制御構造の情
報とブレーク条件である前記制御構造の情報を比較して
比較結果を出力する第１の比較器と、前記開発支援装置
用ＣＰＵが出力する仮想アドレスを保持する第２の回路
と、ブレーク条件である前記仮想アドレスを保持し、か
つその情報の書き換えが可能な第２のメモリと、保持し
た前記仮想アドレスとブレーク条件である仮想アドレス
を比較して比較結果を出力する第２の比較器とを有する
ことで、仮想起記憶管理機構起を内臓し、多重仮想空間
を提供するマイクロプロセッサ用のマイクロコンピュー
タ開発支援装置は多数存在する仮想空間の中である１つ
の空間のその空間内のある仮想アドレスに対してブレー
クをかけることが可能となる。このことによって、ある
タスクのある仮想アドレスに対してブレークがかけられ
るため、従来の実アドレスのみのブレークの場合では、
仮想アドレス情報により仮想アドレスから実アドレスへ
の変換を行い、その実アドレスをブレーク条件としてブ
レークさせ、その時のタスク情報からそのタスクがブレ
ークを希望していたタスクなのかどうかを判断して、違
っていれば再度同じ実アドレスでブレークさせるといっ
たことを行う必要はなく、なおかつ、ブレークするまで
は、完全なリアルタイム実行であるといった効果がある
。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は本発明
の他の実施例のブロック図、第３図は従来例のブロック
図である。 １ａ、ｌｂ・・・・・・開発支援装置用ＣＰＵ、２・・
・・・・タスク情報ラッチ回路、３ａ、３ｂ、３ｃ・・
団・比較器、４・・・・・・タスク条件保持メモリ、５
・・・・・・仮想アドレスラッチ回路、６・・・・・・
仮想アドレス条件保持メモリ、７・・・・・・ブレーク
要求統合回路、８ａ。 ８ｂ、８ｃ・・・・・・ゲート回路、９・・・・・・実
アドレスラッチ回路、１０・・・・・・実アドレス条件
保持メモリ、１１・・・・・・ケート制御回路、ａ・・
・・・・タスクベースアドレスイネーブル信号、ｂ・・
・・・・データ信号、ｃｌ。 ｃ２．ｃ３・・・・・・ブレーク要求信号、ｄ・・・・
・・仮想アドレス、ｅ・・・・・・出力制御信号、ｆ・
・・・・・タスク情報、ｇ・・・・・・タスクブレーク
条件、ｈｌ’、ｈ２．ｈ３・・団・比較結果出力信号、
１・・・・・・仮想アドレス情報、ｊ・・・・・・仮想
アドレスブレーク条件、ｋｌ、に２．に３・・・・・・
ゲート回路出力、１１．１２・・・・・・ＣＰＵ出力信
号、ｍ・・・・・・実アドレス、ｎ・・・・・・実アド
レス情報、ｐ・・・・・・実アドレスブレーク条件、ｇ
１２ｇ２、ｇ３・・・・・・ゲート制御信号。 代理人　弁理士　　内　原　　　晋

Claims (1)

【特許請求の範囲】
1. 仮想記憶管理機構を内蔵し、多重仮想空間を提供するマ
   イクロプロセッサのソフトウェアデバックに使用し、か
   つ、ブレークポイントの設定が可能なマイクロコンピュ
   ータ開発支援装置において、並行動作可能なプログラム
   の単位であるタスクの実行状態を定義する制御構造の情
   報、及び仮想アドレスをリアルタイムに外部に出力する
   ことが可能な開発支援装置用ＣＰＵと、前記制御構造の
   情報を常に保持しておく第１の回路と、ブレーク条件で
   ある前記制御構造の情報を保持し、かつその情報の書き
   換えが可能な第１のメモリと、前記第１のメモリに保持
   した前記制御構造の情報と、ＣＰＵから出力された前記
   制御構造の情報を比較して比較結果出力する第１の比較
   器と、前記開発支援装置用ＣＰＵが出力する仮想アドレ
   スを保持する第２の回路と、ブレーク条件である前記仮
   想アドレスを保持し、かつその情報の書き換えが可能な
   第２のメモリと、前記第２のメモリに保持した前記仮想
   アドレスとＣＰＵから出力された前記仮想アドレスを比
   較して比較結果を出力する第２の比較器と、前記第１の
   比較器と前記第２の比較器から出力される情報を選択す
   ることによって前記開発支援装置用ＣＰＵに対してブレ
   ーク要求を行う第３の回路を有することを特徴とするマ
   イクロコンピュータ開発支援装置。