JPH06309283A

JPH06309283A - 電子計算機

Info

Publication number: JPH06309283A
Application number: JP5101551A
Authority: JP
Inventors: Takanori Saneto; 隆則實藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-04-27
Filing date: 1993-04-27
Publication date: 1994-11-04

Abstract

(57)【要約】【目的】従プロセッサが主プロセッサから書換可能な
制御情報に応じた処理を短時間に実行することができる
電子計算機を提供する。【構成】主プロセッサ２の制御情報書換部１０は、演
算部６がその処理に応じて出力した処理開始信号Ｓ６ｂ
を入力し、従プロセッサ４に内蔵されたの制御情報メモ
リに制御情報信号Ｓ１０ａを出力して制御情報を書き換
える。従プロセッサ４の演算部１４は、制御情報メモリ
１８に記憶された制御情報を読込み、この制御情報に応
じた処理を行う。このとき、制御情報メモリ１８は、従
プロセッサ４に内蔵されているため、演算部１４は制御
情報メモリ１８に対して高速にアクセスすることがで
き、制御情報に応じた処理を短時間で実行することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、従プロセッサが、主プ
ロセッサから書き換え可能な実行制御情報に基づく処理
を高速に行うことができる電子計算機に関する。

【０００２】

【従来の技術】電子計算機は、たとえば、予め作成され
たプログラムなどに応じた処理を総括して行う主プロセ
ッサと、主プロセッサからの要求に応じて、プログラム
などに含まれる処理の一部を行う従プロセッサとで構成
される。従来の電子計算機では、通常、主プロセッサが
従プロセッサに要求することができる処理は、従プロセ
ッサのハードウェアによって決定される固定した処理で
ある。従プロセッサが行う処理に柔軟性を持たせるため
に、従来の電子計算機には、たとえば、書き換え可能な
マイクロプログラムを従プロセッサに組み込み、このマ
イクロプログラムに基づいて従プロセッサに処理を行わ
せるものがある。

【０００３】図６は、従来の電子計算機の構成図であ
る。図６に示すように、従来の電子計算機は、たとえ
ば、主プロセッサ７０、従プロセッサ７２および共有メ
モリ７４で構成される。共有メモリ７４には、制御情報
７８が記憶されている。この制御情報７８は、たとえ
ば、従プロセッサ７２が行う処理を記述したマイクロプ
ログラムであり、主プロセッサが共有メモリ７４にアク
セスすることで書き換えられる。従プロセッサ７２は、
共有メモリ７４から制御情報７８を読込み、制御回路７
２ｂにおいて制御情報７８に応じた処理を行う。主プロ
セッサ７０および従プロセッサ７２が有するローカルメ
モリ７０ａ，７２ａには、演算部７０ｂおよび制御回路
７２ｂが行う処理において必要とされる処理データが、
共有メモリ７４から転送され記憶される。この電子計算
機では、主プロセッサ７０は、実行中の処理内容に応じ
て、制御情報７８を書き換え、主プロセッサ７０が実行
中の処理内容に適した処理を従プロセッサ３２に行わせ
ることができる。

【０００４】

【発明が解決しようとする課題】しかし、上述した従来
の電子計算機では、従プロセッサ７２が行う処理を記述
した制御情報７８が共有メモリ７４に記憶されているた
め、従プロセッサ７２は共有メモリ７４に対して頻繁に
アクセスしなければならない。共有メモリ７４は、通
常、従プロセッサ７２の外部に設けられているため、従
プロセッサ７２の共有メモリ７４に対してのアクセス速
度は、内部に設けられたローカルメモリ７２ａに対して
のアクセス速度と比べると非常に遅く、従プロセッサ７
２が制御情報７８に応じた処理を短時間で実行すること
ができない。

【０００５】本発明は、上述した従来技術の問題に鑑み
てなされ、従プロセッサが、主プロセッサから書き換え
可能な制御情報に応じた処理を短時間で行うことができ
る電子計算機を提供することを目的とする。

【０００６】

【課題を解決するための手段】上述した従来技術の問題
を解決し、上述した目的を達成するために、本発明の電
子計算機は、従プロセッサに内蔵されたメモリに制御情
報を記憶し、主プロセッサは、従プロセッサに内蔵され
たメモリにアクセスして制御情報を書き換える。そのた
め、従プロセッサは、制御情報に応じた処理を短時間で
実行することができる。

【０００７】本発明の電子計算機は、所定の処理内容を
示す制御情報を記憶し、該記憶された制御情報に応じた
処理を行う第１の演算制御手段と、前記第１の演算制御
手段に記憶された前記制御情報を書き換える第２の演算
制御手段とを有し、前記第２の演算制御手段は、前記第
１の演算制御手段における処理が適切に実行されるよう
に、前記制御情報を書き換えることを特徴とする。

【０００８】また、本発明の電子計算機は、特定的に
は、前記第２の演算制御手段は、所定の処理を、前記第
１の演算制御手段に行わせることを決定し、該決定され
た処理に応じた制御情報で、前記第２の演算制御手段が
記憶する制御情報を書き換えることを特徴とする。

【０００９】また、本発明の電子計算機は、特定的に
は、前記第２の演算制御手段は、実行中の処理に応じ
て、前記第１の演算制御手段が記憶する前記制御情報
を、順次、書き換えることを特徴とする。

【００１０】さらに、本発明の電子計算機は、たとえ
ば、前記第１の演算制御手段および前記第２の演算制御
手段の双方から直接、アクセス可能な記憶手段をさらに
有することを特徴とする。

【００１１】

【作用】本発明の電子計算機では、たとえば、第２の演
算制御手段は、所定の処理を、第１の演算制御手段に実
行させることを決定する。そして、第２の演算制御手段
は、上記決定された処理に応じた制御情報で、前記第１
の演算制御手段に記憶された制御情報を書き換える。第
１の演算制御手段は、書換えられた制御情報に応じて、
第１の演算制御手段が上記決定した処理を実行する。本
発明の電子計算機によれば、制御情報は、第１の演算制
御手段に記憶されているため、第１の演算制御手段は、
記憶された制御情報に応じた処理を短時間で実行するこ
とができる。

【００１２】

【実施例】第１実施例について説明する。図１は、本実
施例の電子計算機の構成図である。図１に示すように、
本実施例の電子計算機は、主プロセッサ２、従プロセッ
サ４およびメモリ９を有する。メモリ９について説明す
る。メモリ９は、主プロセッサ２のローカルメモリ８と
接続され、主プロセッサ２および従プロセッサ４が行う
処理において必要な処理データ、従プロセッサ４が行う
処理を示す制御情報、および、主プロセッサ２が行う処
理を示すプログラム９ａが記憶されている。また、メモ
リ９は、主プロセッサ２および従プロセッサ４における
処理結果を記憶する。

【００１３】主プロセッサ２について説明する。主プロ
セッサ２は、演算部６、制御部書換部１０およびローカ
ルメモリ８で構成される。ローカルメモリ８は、演算部
６からのアクセス信号Ｓ６ａに応じてメモリ９に記憶さ
れたプログラム９ａおよび処理データなどを入力して記
憶し、これらを演算部６にデータ信号Ｓ８ａとして出力
する。また、ローカルメモリ８は、演算部６から処理結
果を入力して記憶し、メモリ９に出力する。また、ロー
カルメモリ８は、メモリ９に記憶された制御情報を入力
して記憶し、制御情報書換部１０からのアドレス信号Ｓ
１０ｂを入力すると、メモリ９内のアドレス信号Ｓ１０
ｂで示されるアドレスに記憶された制御情報を、制御情
報信号Ｓ８ｃとして制御情報書換部１０に出力する。さ
らに、ローカルメモリ８は、演算部６からの出力指示信
号Ｓ６ａに応じて、従プロセッサ４がその処理において
必要とする処理データを示す信号Ｓ８ｂを、従プロセッ
サ４のローカルメモリ１６に出力する。

【００１４】演算部６は、ローカルメモリ８を介して、
メモリ９からプログラム９ａを順次、入力し、プログラ
ム９ａに応じた処理を実行する。また、演算部６は、プ
ログラム９ａが示す処理のうち、たとえば、所定の数値
演算処理などを従プロセッサ４に実行させるために、従
プロセッサ４に処理を行わせることを示す処理開始信号
Ｓ６ｂを制御部書換部１０に対して出力する。

【００１５】制御部書換部１０は、演算部６から処理開
始信号Ｓ６ｂを入力すると、処理開始信号Ｓ６ｂに応じ
たアドレス信号Ｓ１０ｂをローカルメモリ８に出力し、
該アドレス信号Ｓ１０ｂに応じた制御情報信号Ｓ８ｃを
入力し、制御情報を示す制御情報信号Ｓ１０ａを従プロ
セッサ４の制御回路１２に出力する。このように、本実
施例の電子計算機の主プロセッサ２は、従来技術で説明
した電子計算機の場合とは異なり、従プロセッサ４が行
う処理を示す制御情報を、共有メモリを介させずに直
接、従プロセッサ４に出力する。

【００１６】従プロセッサ４について説明する。図１に
示すように、従プロセッサ４は、制御回路１２およびロ
ーカルメモリ１６を有する。制御回路１２は、制御情報
メモリ１８および演算部１４を有する。ローカルメモリ
１６は、主プロセッサ２のローカルメモリ８から処理デ
ータを示す信号Ｓ８ｂを入力し、これを記憶する。制御
回路１２は、主プロセッサ２の制御情報書換部１０から
制御情報信号Ｓ１０ａを入力し、後述するように、制御
情報を制御情報メモリ１８に記憶する。演算部１４は、
制御情報メモリ１８に記憶された制御情報を制御情報信
号Ｓ１８として読込み、制御情報信号Ｓ１８に応じた処
理を、ローカルメモリ１６から入力した処理データを示
す信号Ｓ１６ａを用いて実行する。そして、演算部１４
は、その処理結果に応じた処理結果信号Ｓ１４ａを、処
理結果信号Ｓ１６ｂとして、ローカルメモリ１６を介し
て、主プロセッサ２のローカルメモリ８に出力する。こ
のように、本実施例の電子計算機では、従プロセッサ４
は、演算部１４が高速アクセス可能な内蔵された制御情
報メモリ１８に制御情報を記憶する。そのため、演算部
１４は、制御情報を高速に読みだすことができ、制御情
報に応じた処理を短時間で実行することができる。

【００１７】主プロセッサ２の制御情報書換部１０につ
いて詳細に説明する。図２は、制御情報書換部１０が、
演算部６から入力する処理開始信号Ｓ６ｂ、および、従
プロセッサ４の制御回路１２に出力する制御情報信号Ｓ
１０を詳細に説明するための図である。図２に示すよう
に、処理開始信号Ｓ６ｂは、ローカルメモリ８内のアド
レスを示すアドレス信号Ｓ６ｂ１、および、データの書
込または読込を示すＲ／Ｗ信号Ｓ６ｂ２で構成される。
このとき、アドレス信号Ｓ６ｂ１は、主プロセッサ２
が、従プロセッサ４に実行させる処理内容を示す制御情
報が記憶されているメモリ９内のアドレスを示す。

【００１８】また、制御情報信号Ｓ１０ａは、従プロセ
ッサ４が現在実行中の処理を停止することを示す停止信
号Ｓ１０ａ１、アドレス信号を出力していることを示す
アドレスセット信号Ｓ１０ａ２、制御情報の上位３２ビ
ットを出力していることを示すデータＨセット信号Ｓ１
０ａ３、制御情報の下位３２ビットを出力していること
を示すデータＬセット信号Ｓ１０ａ４、データの書込を
示すデータ書込信号Ｓ１０ａ５、および、制御情報また
はアドレスを示すデータ／アドレス信号Ｓ１０ａ６を有
する。このとき、データ／アドレス信号Ｓ１０を転送す
るバスは、３２ビットのバス幅を有する。

【００１９】また、停止応答信号Ｓ１９は、従プロセッ
サ４の制御回路１２から出力され、制御回路１２が、上
記停止信号Ｓ１０ａ１を入力し、現在実行中の処理を停
止したことを示す信号である。制御情報信号Ｓ８ｃおよ
びアドレス信号Ｓ１０ｂについては、上述した主プロセ
ッサ２で説明した。

【００２０】従プロセッサ４の制御回路１２について詳
細に説明する。図３に示すように、制御回路１２は、演
算部１４、制御情報メモリ１８、アドレスカウンタ２
２、データＨレジスタ２４、データＬレジスタ２６、選
択部２８、および、プログラムカウンタ３０を有する。
アドレスカウンタ２２は、上述した制御情報書換部１０
からアドレスセット信号Ｓ１０ａ２を入力すると、アド
レス信号を示すアドレス／データ信号Ｓ１０ａ６を入力
し、信号Ｓ１０ａ６が示すアドレスを記憶する。そし
て、アドレスカウンタ２２は、データ書込信号Ｓ１０ａ
５を入力すると、順次、上記記憶したアドレスを１つイ
ンクリメントする。

【００２１】データＨレジスタ２４は、制御情報書換部
１０からデータＨセット信号Ｓ１０ａ３を入力すると、
データ／アドレス信号１０ａ６を入力し、これを記憶す
る。データＨレジスタ２４には、制御情報メモリ１８に
出力される６４ビットの制御情報信号Ｓ２５の上位３２
ビットが記憶される。データＬレジスタ２６は、制御情
報書換部１０からデータＬセット信号Ｓ１０ａ４を入力
すると、データ／アドレス信号１０ａ６を入力し、これ
を記憶する。データＬレジスタ２６には、制御情報メモ
リ１８に出力される６４ビットの制御情報信号Ｓ２５の
下位３２ビットが記憶される。

【００２２】選択部２８は、プログラムカウンタ３０か
らのＰＣ信号Ｓ３０、およひ、アドレスカウンタ２２か
らのアドレス信号Ｓ２２を選択的に、出力信号Ｓ２８と
して、制御情報メモリ１８に出力する。選択部２８は、
制御情報書換部１０からの停止信号Ｓ１０ａ１を入力す
ると、アドレスカウンタ２２からのアドレス信号Ｓ２２
を、出力信号Ｓ２８として制御情報メモリ１８に出力す
る。プログラムカウンタ３０は、演算部１４からのＰＣ
制御信号Ｓ１４ｂを入力に応じて、順次、カウントアッ
プを行い、カウントアップされたプログラムカウンタを
ＰＣ信号Ｓ３０として選択部２８に出力する。

【００２３】制御情報メモリ１８は、制御情報書換部１
０からデータ書込信号Ｓ１０ａ５を入力すると、選択部
２８からの出力制御信号Ｓ２８で示されるアドレスに、
データＨレジスタ２４およびデータＬレジスタ２６から
のそれぞれ３２ビットの出力信号で構成される６４ビッ
トの制御情報信号Ｓ２５を記憶する。このとき、出力信
号Ｓ２８は、アドレスカウンタ２２から出力されるアド
レス信号Ｓ２２である。また、制御情報メモリ１８は、
データ書込信号Ｓ１０ａ５を入力していないときは、出
力信号Ｓ２８を入力すると、出力信号Ｓ２８で示される
アドレスに記憶れた制御情報を制御情報信号Ｓ１８とし
て演算部１４に出力する。このとき、出力信号Ｓ２８
は、プログラムカウンタ３０から出力されるＰＣ信号Ｓ
３０である。

【００２４】主プロセッサ２および従プロセッサ４にお
ける処理について説明する。図４に主プロセッサ２にお
ける処理のフローチャート図を示す。ステップＳ１：主プロセッサ２の演算部６における処理
において、演算部６が、たとえば、従プロセッサ４に実
行させる所定の数値演算処理を検出すると、演算部６
は、従プロセッサ４が行う数値演算処理に関する制御情
報が記憶されているメモリ９におけるアドレスを示すア
ドレス信号Ｓ６ｂ１を、書込を示すＲ／Ｗ信号Ｓ６ｂ２
とともに、制御情報書換部１０に出力する。

【００２５】制御情報書換部１０は、演算部６からアド
レス信号Ｓ６ｂ１およびＲ／Ｗ信号Ｓ６ｂ２を入力する
と、たとえば、「１」を示す停止信号Ｓ１０ａ１を従プ
ロセッサ４の演算部１４および選択部２８に出力する。
演算部１４は、「１」を示す停止信号Ｓ１０ａ１を入力
すると、現在実行中の処理を停止し、「１」を示す停止
応答信号Ｓ１９を制御情報書換部１０に出力する。ま
た、選択部２８は、「１」を示す停止信号Ｓ１０ａ１を
入力すると、以後、主プロセッサ２からのアドレス信号
Ｓ２２を出力信号Ｓ２８として制御情報メモリ１８に出
力する。

【００２６】ステップＳ２：制御情報書換部１０は、従
プロセッサ４の演算部１４から入力した停止応答信号Ｓ
１９が、演算部１４における処理を停止したことを意味
する「１」を示しているか否かを判断し、「１」を示し
ていると判断するとステップＳ３の処理を実行する。一
方、制御情報書換部１０は、停止応答信号Ｓ１９が
「０」を示していると判断すると、ステップＳ２の判断
を再び実行する。

【００２７】ステップＳ３：主プロセッサ２の制御情報
書換部１０は、アドレス信号Ｓ１０ａ６を従プロセッサ
４の制御回路１２に出力する。このとき、アドレス信号
Ｓ１０ａ６は、制御回路１２が後に制御情報書換部１０
から入力する制御情報を記憶する、制御情報メモリ１８
内のアドレスを示す。

【００２８】ステップＳ４：制御情報書換部１０は、ア
ドレスセット信号Ｓ１０ａ２を制御回路１２のアドレス
カウンタ２２に出力する。アドレスカウンタ２２は、ア
ドレスセット信号Ｓ１０ａ２の入力を検出すると、ステ
ップＳ３で制御情報書換部１０から出力されているアド
レス信号Ｓ１０ａ６を記憶する。

【００２９】ステップＳ５：制御情報書換部１０は、ス
テップＳ１で演算部６から入力したアドレス信号Ｓ６ｂ
１で示されるアドレスに記憶された制御情報の上位３２
ビットを制御回路１２のデータＨレジスタ２４に出力す
る。

【００３０】ステップＳ６：制御情報書換部１０は、デ
ータＨセット信号Ｓ１０ａ３を制御回路１２のデータＨ
レジスタ２４に出力する。データＨレジスタ２４は、デ
ータＨセット信号Ｓ１０ａ３の入力を検出すると、ステ
ップＳ５で制御情報書換部１０から出力されている制御
情報の上位３２ビットを入力し、これを記憶する。

【００３１】ステップ７：制御情報書換部１０は、ステ
ップＳ１で演算部６から入力したアドレス信号Ｓ６ｂ１
で示されるアドレスに記憶された制御情報の下位３２ビ
ットを制御回路１２のデータＬレジスタ２６に出力す
る。

【００３２】ステップＳ８：制御情報書換部１０は、デ
ータＬセット信号Ｓ１０ａ４を制御回路１２のデータＬ
レジスタ２６に出力する。データＬレジスタ２６は、デ
ータＬセット信号Ｓ１０ａ４の入力を検出すると、ステ
ップＳ７で制御情報書換部１０から出力されている制御
情報の下位３２ビットを入力し、これを記憶する。

【００３３】ステップＳ９：制御情報書換部１０は、デ
ータ書込信号Ｓ１０ａ５を制御情報メモリ１８に出力す
る。制御情報メモリ１８は、データ書込信号Ｓ１０ａ５
を入力すると、データＨレジスタ２４およびデータＬレ
ジスタ２６に記憶された、上位３２ビットの制御情報お
よび下位３２ビットの制御情報で構成される６４ビット
の制御情報を入力し、これを記憶する。

【００３４】制御情報書換部１０は、従プロセッサ４に
実行させる処理を示す全ての制御情報を従プロセッサ４
に出力したか否かを判断し、出力した判断するとステッ
プＳ１１の処理を実行する。一方、制御情報書換部１０
は、未だ出力していないと判断すると、ステップＳ５〜
９の処理を再び実行し、従プロセッサ４に実行させる処
理を示す制御情報のうち、従プロセッサ４に出力してい
ない制御情報を上述した処理を行い出力する。つまり、
従プロセッサ４に実行させる処理を示す全ての制御情報
が、従プロセッサ４に出力されるまで、ステップＳ５〜
ステップＳ１０の処理が繰り返し実行され、全ての制御
情報が従プロセッサ４に出力されたときに、ステップＳ
１１の処理が実行される。たとえば、６４×４ビットの
制御情報を、主プロセッサ２の制御情報書換部１０から
従プロセッサ４の制御情報メモリ１８に出力する場合に
は、図２のステップＳ５〜ステップＳ１０の処理を４
回、繰り返して行う。

【００３５】ステップＳ１１：制御情報書換部１０は、
「０」を示す停止信号Ｓ１０ａ２を従プロセッサ４の演
算部１４、および、選択部２８に出力する。選択部２８
は、「０」を示す停止信号Ｓ１０ａ２を入力すると、プ
ログラムカウンタ３０からのＰＣ信号Ｓ３０を、出力信
号Ｓ２８として、制御情報メモリ１８に出力する。この
とき、データ書込信号Ｓ１０ａ５は制御情報メモリ１８
に出力されていないため、制御情報メモリ１８内の、Ｐ
Ｃ信号Ｓ３０を示す出力信号Ｓ２８によって示されるア
ドレスに記憶された制御情報が演算部１４に順次、出力
され、この制御情報に応じた処理が実行される。このと
き、演算部１４が行う制御情報に応じた処理において、
必要とされるデータは、主プロセッサ２のローカルメモ
リ８を介して、メモリ９から順次、１６ローカルメモリ
１６に出力される。

【００３６】上述したように本実施例の電子計算機によ
れば、主プロセッサ２は、従プロセッサ４に実行させ
る、たとえば、所定の数値演算処理などの処理を検出す
ると、該数値演算処理に対応した処理を示す制御情報
を、従プロセッサ４に出力し、これを従プロセッサ４に
内設された高速アクセス可能な制御情報メモリ１８に記
憶させる。そのため、従プロセッサ４は、制御情報メモ
リ１８にアクセスすることで、記憶された制御情報に応
じた処理を高速に実行することができる。

【００３７】また、本実施例の電子計算機によれば、制
御情報を、データ入出力幅の異なる制御情報書換部１０
と制御情報メモリ１８との間を転送する場合に、制御情
報書換部１０からデータＨレジスタ２４およびデータＬ
レジスタ２６に順次、制御情報の上位３２ビットおよび
下位３２ビットを出力して記憶させ、制御情報メモリ１
８がデータＨレジスタ２４とデータＬレジスタ２６から
同時に６４ビットの制御情報として入力することで、異
なるデータ入出力幅の制御情報書換部１０および制御情
報メモリ１８の間のデータ転送を効率よく、高速に行う
ことができる。

【００３８】第２実施例について説明する。図５は、本
実施例の電子計算機の構成図である。図５に示すよう
に、本実施例の電子計算機は、上述した第１実施例の電
子計算機とほぼ同一の構成であるが、主プロセッサ２の
ローカルメモリ８に接続されたメモリ９の代わりに、主
プロセッサ２のローカルメモリ８および従プロセッサ４
のローカルメモリ１６の双方に接続された共有メモリ１
１を有する。

【００３９】本実施例の電子計算機では、主プロセッサ
２の演算部６および制御情報書換部１０と、従プロセッ
サ４の演算部１４とは、それぞれ、ローカルメモリ８，
１６を介して、共有メモリ１１から処理データを入力
し、共有メモリ１１に対して処理結果を出力する。その
ため、従プロセッサ４の演算部１４は、制御情報メモリ
１８に記憶された制御情報に応じた処理を行う際に、主
プロセッサ２のローカルメモリ８を介して、処理データ
をローカルメモリ１６に入力する必要がなく、直接、共
有メモリ１１からローカルメモリ１６に入力することが
できるため、従プロセッサ４の演算部１４における制御
情報に応じた処理をさらに効率よく高速に行うことがで
きる。

【００４０】

【発明の効果】本発明の電子計算機によれば、第１の演
算制御手段に制御情報が記憶されるため、第１の演算制
御手段は、該記憶された制御情報に応じた処理を短時間
で実行するとができる。また、本発明の電子計算機によ
れば、第２の演算制御手段が第１の演算制御手段に記憶
された制御情報を書き換えることで、第１の演算制御手
段に多様な処理を実行させることができる。

【図面の簡単な説明】

【図１】第１実施例の電子計算機の構成図である。

【図２】図１に示す主プロセッサの制御情報書換部を詳
細に説明するための図である。

【図３】図１に示す従プロセッサの制御回路を詳細に説
明するための図である。

【図４】図１に示す主プロセッサにおける処理のフロー
チャート図である。

【図５】第２実施例の電子計算機の構成図である。

【図６】従来の電子計算機を説明するための図である。

【符号の説明】

２，７０・・・主プロセッサ４，７２・・・従プロセッサ６，１４・・・演算部８，１６・・・ローカルメモリ９・・・メモリ１０・・・制御情報書換部１１，７４・・・共有メモリ１２・・・制御回路１８・・・制御情報メモリ２２・・・アドレスカウンタ２４・・・データＨレジスタ２６・・・データＬレジスタ２８・・・選択部３０・・・プログラムカウンタ

Claims

【特許請求の範囲】

【請求項１】所定の処理内容を示す制御情報を記憶し、
該記憶された制御情報に応じた処理を行う第１の演算制
御手段と、前記第１の演算制御手段に記憶された前記制御情報を書
き換える第２の演算制御手段とを有し、前記第２の演算制御手段は、前記第１の演算制御手段に
おける処理が適切に実行されるように、前記制御情報を
書き換えることを特徴とする電子計算機。
【請求項２】前記第２の演算制御手段は、所定の処理
を、前記第１の演算制御手段に行わせることを決定し、
該決定された処理に応じた制御情報で、前記第２の演算
制御手段が記憶する制御情報を書き換えることを特徴と
する請求項１記載の電子計算機。
【請求項３】前記第２の演算制御手段は、実行中の処理
に応じて、前記第１の演算制御手段が記憶する前記制御
情報を、順次、書き換えることを特徴とする請求項１ま
たは２記載の電子計算機。
【請求項４】前記第１の演算制御手段および前記第２の
演算制御手段の双方から直接、アクセス可能な記憶手段
をさらに有することを特徴とする請求項１〜３いずれか
記載の電子計算機。