JPH01130623A - トライステート出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要） 出力がハイレベルとローレベルのほかに、高インピーダ
ンスの３種類の状態をとることができるトライステート
出力回路に関し、 素子数の低減とカレントホラキングの防止を目的とし、 ダーリントン接続されたオフバッファトランジスタにト
ーテムポール形式で接続された出力インバートトランジ
スタのベースにそのエミッタが接続されたフェイズスプ
リッタ用トランジスタと、イネーブル入力が第１の論理
値のとき、データ入力の論理値に応じて該フェイズスプ
リッタ用トランジスタをスイッチングさせて該オフバッ
ファトランジスタ及び該出力インバートトランジスタの
一方をオン、他方をオフとし、該イネーブル入力が第２
の論理値のときは該オフバッファトランジスタ及び該出
力インバートトランジスタを夫々オフとするゲート回路
とを備えたトライステート出力回路において、該オフバ
ッファトランジスタの初段のトランジスタのベースと該
フェイズスプリッタ用トランジスタのコレクタとの間に
逆流防止用ダイオードを接続するように構成する。

〔産業上の利用分野〕

本発明はトライステート出力回路に関し、出力がハイレ
ベル（以下“Ｈ”と記す）とローレベル（以下“Ｌ”と
記す）のほかに、高インピーダンス（以下“Ｈ２″と記
す）の３種類の状態をとることができるトライステート
出力回路に関する。

トライステート出力回路は例えば多数の集積回路の出力
をワ・イヤードＯＲ接続する機会の多いメモリやバスド
ライバなどの出力回路に使われるが、カレントホラキン
グを起さないような構成とすることが設計の自由度の点
から必要とされる。

〔従来の技術〕

第２図は従来のトライステート出力回路の一例の回路図
で、例えば米国特許筒４，２５５，６７０号明細内に開
示されている。同図中、１はイネーブル入力端子、２は
データ入力端子、３は出力端子、Ｑｌはコントロールゲ
ートの内部出力トランジスタ、Ｑ２　、Ｑｌはフェイズ
スプリッタ用トランジスタ、Ｑ４及びＱｓはダーリント
ン接−続されたオフバッファトランジスタ、Ｑｓはアク
ティブプルダウントランジスタ、Ｑｌはオフバッファト
ランジスタＱ４　、Ｑｓにトーテムポール形式で接続さ
れた出力インバートトランジスタで、トランジスタＱ＋
〜Ｑ４　、Ｑｇ及びＱｌは夫々ショットキーバリアクラ
ンプドＮＰＮトランジスタにより構成されている。また
Ｒ１−Ｒ７は抵抗、Ｄ１〜Ｄ７はショットキーバリアダ
イオードであり、Ｄ４は逆流防止用、Ｄｓ　、Ｄｓはス
ピードアップ用である。

上記の回路において、イネーブル入力端子１の入力電圧
が“Ｈ”のときは、トランジスタＱ１がオンとなるので
、ダイオードＤ＋　、Ｄ２が順バイアスされ、トランジ
スタＱ２及びＱｌ、Ｑ４及びＱｓが夫々オフとなる。ト
ランジスタＱ２　、　Ｑｌのオフにより、トランジスタ
Ｑ６及びＱｌも夫々オフとなる。従って、トランジスタ
Ｑ５のエミッタとトランジスタＱ７のコレクタとに接続
されている出力端子３は、このとき入力データの如何に
拘らず’Ｈ２”となる。

次にイネーブル入力電圧が“Ｌ″で、入力端子２に入力
されるデータが“Ｌ”のときには、トランジスタＱ１が
オフとなるのでダイオードＤ１゜Ｄ２の各カソード側が
実質的にオープン状態となり、またダイオードＤ３が順
方向にバイアスされてトランジスタＱ２及びＱｌのベー
ス電位が夫々“Ｌ”となる。従って、トランジスタＱ２
及び。

Ｑｌが夫々オ・フとなるから、トランジスタＱ６及びＱ
ｌも夫々オフとなる。

一方、トランジスタＱ４のベースには抵抗Ｒ２を介して
Ｎ流が電源Ｖｃｅ側より供給されるので、トランジスタ
Ｑ４がオンとなり、これによりトランジスタＱ５もオン
となる。従って、このときはダイオードＤ７、抵抗Ｒ６
、トランジスタＱ４　。

Ｑｓを通して電源電圧Ｖｃｃが出力端子３に取り出され
、出力電圧ＶＯＵＴは“Ｈ”となる。

次にイネーブル入力電圧が“Ｌ　ＩＩで、入力データが
“Ｈ″の仁き６はダイオードＤ３が逆バイアスされるの
で、抵抗Ｒ１を介してトランジスタＱ２゜Ｑｌの各ベー
スにＮ８１が供給され、トランジスタＱ２及びＱｌが夫
々オンとなる。これにより、抵抗Ｒ２を通してトランジ
スタＱ２のコレクタ側へ電流が流れ、トランジスタＱ４
のベースに電流が供給されなくなるので、トランジスタ
Ｑ４及びＱｓが夫々オフとなる。

また、トランジスタＱ２及びＱｌがオンであるので、ト
ランシタＱｓ　、Ｑｙの各ベースに電流が供給され、こ
れらがオンとなる。従って、出力電圧ＶＯＵＴは“し”
となる。

ここで、ＶＯＵＴが“Ｈ”から“Ｌ”へ変化する場合、
トランジスタＱ７のコレクタの電荷がダイオードＤ６、
トランジスタＱ３のコレクタ、エミッタを通してトラン
ジスタＱ７のベースに供給され、かつ、トランジスタＱ
４のエミッタとトランジスタＱ５のベースとの接続点の
電荷がダイオードＤｓ　、　トランジスタＱ３のコレク
タ、エミッタを通してトランジスタＱ７のベースに供給
されることにより、Ｑｙのベース電流が増加されるため
、Ｑｙのドライブ能力が向上するという特長がある。

また、ＶＯＵＴを予定の“Ｈ”にするためにはトランジ
スタＱ７を完全にオフにする必要があり、そのためには
トランジスタＱ７のベース電荷を０７がオンからオフへ
移行する際に引抜°く必要がある。そこで、抵抗Ｒｓ　
、ＲｓとトランジスタＱ６とを設け、イネーブル入力が
“し”の状態においてデータ入力が“Ｈ”から“し”へ
変化した場合、トランジスタＱ２　、Ｑｓのエミッタ電
流が無くなるが、抵抗Ｒ５によりトランジスタＱ６のベ
ース電流の消失の方を０７のベース電流の消失よりも若
干遅らせてトランジスタＱ７のベース電荷をオン状態に
あるトランジスタＱ６のコレクタ。

エミッタを通して急速に放電させるようにしている。

なお、出力端子３の後段に０ＭＯ８を用いた回路を接続
した場合、このトライステート出力回路の電源電圧Ｖｃ
ｃは例えば５■であるのに対し、０ＭＯ８を用いた回路
の電源電圧は６■であるため、出力端子３よりダイオー
ド０６％抵抗Ｒ３を通して電源電圧Ｖｃ　ｃ　ｍへ電流
が流れ込むことを防止するため、ダイオードＤ４が逆流
防止用として設けられている。

〔発明が解決しようとする問題点〕

しかるに、°上記の従来のトライステート出力回路は素
子数が多く配線が複雑であり、またトランシタＱ２及び
Ｑｓの各ベースがダイオードＤ３を共通に介してデータ
入力端子２に接続されているため、トランジスタＱ２及
びＱｓのうち一方のトランジスタに集中してベース電流
が流れることにより、両方のトランジスタＱ２及びＱｓ
がバランスしてオンしなくなる、所謂カレントホラキン
グを起さない配備が必要で、回路設計上の自由度が低い
などの問題点があった。

本発明は上記の点に鑑みて創作されたもので、素子数の
低減とカレントホラキングの防止を可能としたトライス
テート出力回路を提供することを目的とする。

〔問題点を解決するための手段〕

本発明になるトライステート回路は、ダーリントン接続
されたオフバッファトランジスタ、出力インバートトラ
ンジスタ、フェイズスプリッタ用トランジスタ、ゲート
回路よりなるトライステート出力回路において、オフバ
ッファトランジスタの初段のトランジスタのベースと７
エイズスプリツタ用トランジスタのコレクタとの間に逆
流防止用ダイオード〜を接続したものである。

上記の７エイズスプリツタ用トランジスタはオフバッフ
ァトランジスタにトーテムポール形式で接続された出力
インバートトランジスタのベースにそのエミッタが接続
されており、上記ゲート口路の出力信号によりスイッヂ
ング制御される。

このゲート回路はイネーブル入力が第１の論理値のとき
データ入力の論理値に応じてオフバッファトランジスタ
及び出力インバートトランジスタの一方をオン、他方を
オフとし、イネーブル入力が第２の論理値のときはオフ
バッファトランジスタ及び出力インバートトランジスタ
を夫々オフとする。

〔作用〕

イネーブル入力が第２の論理値のときは出力端子よりゲ
ート回路へ到る電流を上記逆流防止用ダイオードにより
阻止でき、またトライステート出力回路の電源電圧より
も出力端子の電圧が高い場合に出力端子より電源電圧入
力端子へ流れる電流も上記逆流防止用ダイオードを兼用
して防止できる、 すなわち、従来は出力インバートトランジスタのドライ
ブ能力向上のため、出力インバートトランジタがオフか
らオンへ移行する際にオフバッファトランジスタから７
エイズスプリツタ用トランジスタのコレクタ、エミッタ
を通して出力インバートトランジスタのベースへ電流を
供給する第１の電流経路と、ゲート回路よりフェイズス
プリッタ用トランジスタのコレクタに到る第２の電流経
路とを独立に設けていたが、本発明によれば上記の逆流
防止用ダイオードによりフェイズスプリッタ用トランジ
ス多のコレクタ側の電流経路を共用することができる。

〔実施例〕

第１図は本発明の一実施例の回路図を示す。同図中、第
２図と同一構成部分には同一符号を付し、その説明を省
略する。第１図中、Ｄ８は逆流防止用ショットキーバリ
アダイオード（ＳＢＤ）で、そのアノード・は抵抗Ｒ２
％ダイオードＤ１のアノード及びトランジスタＱ４のベ
ースの共通接続点に接続され、そのカソードはダイオー
ドＤ５及びＤ６の各カソードとトランジスタＱ３のコレ
クタとの共通接続点に接続されている。本実施例はこの
ダイオードＤ８を設けることにより、第２図に示した従
来回路のダイオードＤ４、抵抗Ｒ３、トランジスタＱ２
を不要としたものである。

本実施例の動作は基本的には第２図に示した従来回路の
それと同様であり、イネーブル入力が“Ｈ”のときはト
ランジスタＱｓ及びＱ７が夫々オフで、出力端子３が“
Ｈ２”となる。−また、イネーブル入力が“Ｌ”でデー
タ入力がＬ”のときはトランジスタＱ３がオフとなり、
抵抗Ｒ２を流れる電流はトランジスタＱ４のベースだけ
に供給されるのでトランジスタ０４及びＱ５が夫々オン
となり、かつ、トランジスタＱ３のオフによりトランジ
スタＱ７がオフとなるので、出力端子３の出力電圧ＶＯ
ＵＴは“Ｈ”となる。

更にイネーブル入力が“し”でデータ入力が“Ｈ”のと
きは、ダイオードＤ＋　、Ｄ２と共にゲート回路を構成
するダイオードＤ３がオフとなるのでトランジスタＱ３
のベースに電源電圧Ｖｃｃ側から抵抗Ｒ１を介して電流
が供給されてトランジスタＱ３がオンとなる。これによ
り、抵抗Ｒ２→ダイオードＤ８→トランジスタＱ３のコ
レクタ。

エミッタ間を通してトランジスタＱ７のベースに電流が
供給されるので、トランジスタＱ７はオンとなり、また
一方抵抗Ｒ２に流れる電流はトランジスタＱ４のベース
に供給されないので、トランジスタＱ４及びＱｓは夫々
オフとなる。この結果、出力電圧　ＶＯＬＪＴは“Ｌ″
となる。

かかるトライステート出力回路において、仮にダイオー
ドＤ８を設けないものとすると、イネーブル入力が“Ｈ
”のときにトランジスタＱ１がオンとなるため、出力端
子ｊ→ダイオードＤ６→ダイオードＤ１の経路でトラン
ジスタＱ１のコレクタ側に電流が流れ、あたかもトラン
ジスタＱ１が出力下ランジスタとなってしまい、所要の
“Ｈ２″が得られない。

そこで、側実施例では上記の位置にダイオードＤ８を設
けることにより、ダイオードＤ６を通してダイオードＤ
１へ流れる上記の電流を阻止することができ、所要の“
Ｈ２”を得ることができる。

また、出力端子３に後続する回路として０ＭＯ８を用い
た回路を接続したような場合は、前記したようにＶｃｃ
（例えば５Ｖ）よりも高い電源電圧（例えば６Ｖ）が出
力端子３にかかるが、この場合に出力端子３からダイオ
ードＤ６及び抵抗Ｒ２を経由して電源電圧Ｖｃｃ側へ流
れる電流もダイオードＤ８で阻止することができる。

本実施例によれば、データ入力端子２にはダイオードＤ
３を介してトランジスタＱ３のベースだけが接続されて
いるので、従来回路のようなカレントホラキングの問題
は生ぜず、また素子数もトランジスタＱ２、抵抗Ｒ３が
不要になる分だけ削減される。

〔発明の効果〕

上述の如く、本発明によれば、逆流防止用ダイオードを
７エイズスプリツタ用トランジスタのコレクタ側に設け
て、２つの電流経路を共用するようにしたため、フェイ
ズスプリッタ用トランジスタは１個で済むのでカレント
ホラキングの問題は全く発生せず、回路設計の自由度を
従来に比べ大幅に向上することができ、また素子数を低
減することができ、よって配線を従来に比べて簡略化す
ることができる等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、 第２図は従来のトライステート出力回路の一例の回路図
である。 図において、 １はイネーブル入力端子、 ２はデータ入力端子、 ３は出力端子、 Ｑｓはフェイズスプリッタ用トランジスタ、Ｑ４　、Ｑ
ｓはダーリントン接続されたオフバツフアトランジスー
タ、 Ｑ６はアクティブプルダウントランジスタ、Ｑ７は出力
インバートトランジスタ、 Ｄ１〜Ｄ３はゲート回路用ダイオード、Ｄ８は逆流防止
用ダイオード を示す。 特許出願人　富　士　通　株式会社 同　　　株式会社 九州富士通エレクトロニクス

Claims (1)

1. 【特許請求の範囲】 ダーリントン接続されたオフバッファトランジスタ（Ｑ
   ＿４、Ｑ＿５）にトーテムポール形式で接続された出力
   インバートトランジスタ（Ｑ＿７）のベースにそのエミ
   ッタが接続されたフェイズスプリッタ用トランジスタ（
   Ｑ＿３）と、イネーブル入力が第１の論理値のとき、デ
   ータ入力の論理値に応じて該フェイズスプリッタ用トラ
   ンジスタ（Ｑ＿３）をスイッチングさせて該オフバッフ
   ァトランジスタ（Ｑ＿４、Ｑ＿５）及び該出力インバー
   トトランジスタ（Ｑ＿７）の一方をオン、他方をオフと
   し、該イネーブル入力が第２の論理値のときは該オフバ
   ッファトランジスタ（Ｑ＿４、Ｑ＿５）及び該出力イン
   バートトランジスタ（Ｑ＿７）を夫々オフとするゲート
   回路（Ｄ＿１〜Ｄ＿３）とを備えたトライステート出力
   回路において、 該オフバッファトランジスタ（Ｑ＿４、Ｑ＿５）の初段
   のトランジスタの（Ｑ＿４）のベースと該フェイズスプ
   リッタ用トランジスタ（Ｑ＿３）のコレクタとの間に逆
   流防止用ダイオード（Ｄ＿８）を接続するよう構成した
   ことを特徴とするトライステート出力回路。