JPH0113143B2 - - Google Patents
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- Publication number
- JPH0113143B2 JPH0113143B2 JP58168571A JP16857183A JPH0113143B2 JP H0113143 B2 JPH0113143 B2 JP H0113143B2 JP 58168571 A JP58168571 A JP 58168571A JP 16857183 A JP16857183 A JP 16857183A JP H0113143 B2 JPH0113143 B2 JP H0113143B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- hardware
- flip
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、複数のマイクロプロセツサと接続さ
れている１つのハードウエアを同時にアクセスす
る複数のマイクロプロセツサによるハードウエア
の共同利用方法に関する。
れている１つのハードウエアを同時にアクセスす
る複数のマイクロプロセツサによるハードウエア
の共同利用方法に関する。
(b) 技術の背景
１つのハードウエアを複数のマイクロプロセツ
サが同時にアクセスする為には、優先使用権を持
つたマイクロプロセツサ（以下MPUと略称する）
が他のMPUを一時停止させて置いて、この間に
該当ハードウエアをアクセスするが、この場合一
定の手順を踏んで他のMPUを一時停止させるこ
とになる。
サが同時にアクセスする為には、優先使用権を持
つたマイクロプロセツサ（以下MPUと略称する）
が他のMPUを一時停止させて置いて、この間に
該当ハードウエアをアクセスするが、この場合一
定の手順を踏んで他のMPUを一時停止させるこ
とになる。
又、該当ハードウエアのアクセス完了後も再度
一時停止を解除するための一定の手順を踏んで他
MPUの一時停止を解除することになる。
一時停止を解除するための一定の手順を踏んで他
MPUの一時停止を解除することになる。
１つのハードウエアを複数のマイクロプロセツ
サにより同時アクセスする回数が多い装置におい
ては、上記のような手順をその度に踏むため稼働
効率の面で不利であり、より効率的な共同利用方
法の実用化が要望される。
サにより同時アクセスする回数が多い装置におい
ては、上記のような手順をその度に踏むため稼働
効率の面で不利であり、より効率的な共同利用方
法の実用化が要望される。
(c) 従来技術
従来技術についてプリンタ装置を例に取り、図
面を参照して説明する。
面を参照して説明する。
第１図は従来のプリンタ装置の概要図を示す。
図中の文字用MPU４は文字情報バツフア部１を
制御するMPUであり、図形用MPU５は図形情報
バツフア部３を制御するMPUである。
図中の文字用MPU４は文字情報バツフア部１を
制御するMPUであり、図形用MPU５は図形情報
バツフア部３を制御するMPUである。
又、日本語文字パターン発生器６は、文字用
MPU４と図形用MPU５で共用するものである。
但し、日本語文字パターン発生器６の優先使用権
は、文字用MPU４にあるものとする。
MPU４と図形用MPU５で共用するものである。
但し、日本語文字パターン発生器６の優先使用権
は、文字用MPU４にあるものとする。
今、図形入りの説明書を日本語で作成しようと
する場合、図示省略した主計算機から転送して来
た情報の内、説明文の部分は文字用情報バツフア
部１へ、図形の部分（図形内の説明文を含む）は
図形情報バツフア部３へ取り出す。
する場合、図示省略した主計算機から転送して来
た情報の内、説明文の部分は文字用情報バツフア
部１へ、図形の部分（図形内の説明文を含む）は
図形情報バツフア部３へ取り出す。
文字用MPU４は、説明文に関する情報をプリ
ンタ部３で処理出来るように日本語文字パターン
発生器６をアクセスし、日本語文字パターンを読
み出しプリンタ部３へ出力する。
ンタ部３で処理出来るように日本語文字パターン
発生器６をアクセスし、日本語文字パターンを読
み出しプリンタ部３へ出力する。
一方、図形用MPU５は図形処理に関する辞書
（図示してない）をアクセスして入力情報に準じ
た図形を作成し、図形内で使用する日本語文は日
本語文字パターン発生器６をアクセスして日本語
文を作成する。
（図示してない）をアクセスして入力情報に準じ
た図形を作成し、図形内で使用する日本語文は日
本語文字パターン発生器６をアクセスして日本語
文を作成する。
上述の従来例にあつては、日本語文字パターン
発生器６の優先使用権が文字用MPU４にあるた
め、文字用MPU４で日本語文字パターン発生器
６を使用している間は、図形用MPU５からはア
クセス出来ず待機することになる。
発生器６の優先使用権が文字用MPU４にあるた
め、文字用MPU４で日本語文字パターン発生器
６を使用している間は、図形用MPU５からはア
クセス出来ず待機することになる。
従つて、文字用MPU４が日本語文字パターン
発生器６をアクセスするためには、日本語文字パ
ターン発生器６をアクセスする手順と図形用
MPU５からのアクセスを一時停止する手順と、
アクセス完了後はアクセスする時の逆手順を踏む
ことになる。
発生器６をアクセスするためには、日本語文字パ
ターン発生器６をアクセスする手順と図形用
MPU５からのアクセスを一時停止する手順と、
アクセス完了後はアクセスする時の逆手順を踏む
ことになる。
(d) 従来例の問題点
上述の従来例の場合、図形内への日本語使用率
が多く、日本語文字パターン発生器６をアクセス
する回数が多い場合は、MPU４，５により日本
語文字パターン発生器６を共同利用する時の稼働
効率が著しく低下することになる。
が多く、日本語文字パターン発生器６をアクセス
する回数が多い場合は、MPU４，５により日本
語文字パターン発生器６を共同利用する時の稼働
効率が著しく低下することになる。
(e) 発明の目的
本発明は、上記欠点を解消した新規な複数の
MPUによるハードウエアの共同利用方法を提供
することを目的とし、特に複数のMPUにより共
同利用するハードウエアを同時にアクセスさせ、
ハードウエアの使用権を時分割して割当、装置全
体の稼働効率を一段と向上させるためのハードウ
エアの共同利用方法を実現することを目的とす
る。
MPUによるハードウエアの共同利用方法を提供
することを目的とし、特に複数のMPUにより共
同利用するハードウエアを同時にアクセスさせ、
ハードウエアの使用権を時分割して割当、装置全
体の稼働効率を一段と向上させるためのハードウ
エアの共同利用方法を実現することを目的とす
る。
(f) 発明の構成
本発明は目的を達成するために、周波数発振回
路が発生する基準周波数信号により基準クロツク
信号と、基準周波数信号の１サイクルを複数に分
割して得たタイミング信号を作成するタイミング
発生回路と、基準クロツク信号とタイミング信号
のうち第１のタイミング信号と、半サイクル目に
相当する所定タイミング信号とを入力して複数の
マイクロプロセツサのそれぞれに対応するクロツ
ク信号を作成する複数のフリツプフロツプ回路と
を設け、共通路に対して所定信号を送出する線路
駆動回路を介してハードウエアを、複数のマイク
ロプロセツサが同時にアクセスした場合、第１の
タイミングで複数フリツプフロツプ回路に基準ク
ロツク信号をセツトし、作成されたクロツク信号
により複数のマイクロプロセツサが同時にハード
ウエアのアクセスを開始すると、一方のフリツプ
フロツプ回路は、第１と所定タイミング信号を入
力して一方のフリツプフロツプ回路から出力され
るアドレスレコード信号を変換し、アドレス転送
用共通路へ送出することにより対応するマイクロ
プロセツサからハードウエアをアクセスさせると
共に、他方のフリツプフロツプ回路からアドレス
転送用共通路へ送出するアドレスレコード信号は
線路駆動回路で阻止され、一方のフリツプフロツ
プ回路から出力されるアドレスレコード信号の出
力が停止した時点で他方のフリツプフロツプ回路
からアドレス転送用共通路へ送出するアドレスレ
コード信号の送出阻止が解除され、対応するマイ
クロプロセツサからハードウエアをアクセスする
ように構成するすることにより複数のMPUによ
るハードウエアの共同利用方法を達成することが
出来る。
路が発生する基準周波数信号により基準クロツク
信号と、基準周波数信号の１サイクルを複数に分
割して得たタイミング信号を作成するタイミング
発生回路と、基準クロツク信号とタイミング信号
のうち第１のタイミング信号と、半サイクル目に
相当する所定タイミング信号とを入力して複数の
マイクロプロセツサのそれぞれに対応するクロツ
ク信号を作成する複数のフリツプフロツプ回路と
を設け、共通路に対して所定信号を送出する線路
駆動回路を介してハードウエアを、複数のマイク
ロプロセツサが同時にアクセスした場合、第１の
タイミングで複数フリツプフロツプ回路に基準ク
ロツク信号をセツトし、作成されたクロツク信号
により複数のマイクロプロセツサが同時にハード
ウエアのアクセスを開始すると、一方のフリツプ
フロツプ回路は、第１と所定タイミング信号を入
力して一方のフリツプフロツプ回路から出力され
るアドレスレコード信号を変換し、アドレス転送
用共通路へ送出することにより対応するマイクロ
プロセツサからハードウエアをアクセスさせると
共に、他方のフリツプフロツプ回路からアドレス
転送用共通路へ送出するアドレスレコード信号は
線路駆動回路で阻止され、一方のフリツプフロツ
プ回路から出力されるアドレスレコード信号の出
力が停止した時点で他方のフリツプフロツプ回路
からアドレス転送用共通路へ送出するアドレスレ
コード信号の送出阻止が解除され、対応するマイ
クロプロセツサからハードウエアをアクセスする
ように構成するすることにより複数のMPUによ
るハードウエアの共同利用方法を達成することが
出来る。
(g) 発明の実施例
以下本発明の要旨を第２図，第３図に示す実施
例により具体的に説明する。
例により具体的に説明する。
第２図は本発明に係る装置の一実施例であるプ
リンタ装置のブロツク図、第３図は第２図の動作
図をそれぞれ示す。尚、全図を通じて同一符号は
同一対象物を示す。
リンタ装置のブロツク図、第３図は第２図の動作
図をそれぞれ示す。尚、全図を通じて同一符号は
同一対象物を示す。
本発明の実施例は複数のマイクロプロセツサと
して、第１図で説明した文字用MPU４と図形用
MPU５とし、ハードウエアとして同じく第１図
で説明した日本語文字パターン発生器６とした場
合である。
して、第１図で説明した文字用MPU４と図形用
MPU５とし、ハードウエアとして同じく第１図
で説明した日本語文字パターン発生器６とした場
合である。
この文字用MPU４、図形用MPU５と日本語文
字パターン発生器６とは、アドレスバスｄとデー
タバスｅからなる共通路で接続されている。
字パターン発生器６とは、アドレスバスｄとデー
タバスｅからなる共通路で接続されている。
尚、第２図に示す本実施例は上述の機能ブロツ
クの他に、アドレスデコード回路７，８、バスド
ライバ回路９，１０、周波数発振回路１１、タイ
ミング発生回路１２、フリツプフロツプ回路（以
下F.F回路と略称する）１３，１６、否定回路１
４、論理積回路１５を具備している。
クの他に、アドレスデコード回路７，８、バスド
ライバ回路９，１０、周波数発振回路１１、タイ
ミング発生回路１２、フリツプフロツプ回路（以
下F.F回路と略称する）１３，１６、否定回路１
４、論理積回路１５を具備している。
又、第３図における符号ａ，a′，ｂ，b′，BE，
Ｃ，Ｃ１〜Ｃ４，CL，Ｔ，Ｔ１〜Ｔ８は、第２
図におけるそれぞれの信号を示す。
Ｃ，Ｃ１〜Ｃ４，CL，Ｔ，Ｔ１〜Ｔ８は、第２
図におけるそれぞれの信号を示す。
第２図中における符号ａはMPU４のアドレス
デコード信号、符号a′はMPU４による日本語文
字パターン発生器６のアクセス時間、符号ｂは
MPU５のアドレスデコード信号、符号b′はMPU
５による日本語文字パターン発生器６のアクセス
時間、符号BEはバスイネエブル信号でアドレス
デコード信号ｂとクロツク信号Ｃ４（第３図に示
す）とを論理積した信号である。
デコード信号、符号a′はMPU４による日本語文
字パターン発生器６のアクセス時間、符号ｂは
MPU５のアドレスデコード信号、符号b′はMPU
５による日本語文字パターン発生器６のアクセス
時間、符号BEはバスイネエブル信号でアドレス
デコード信号ｂとクロツク信号Ｃ４（第３図に示
す）とを論理積した信号である。
更に、符号Ｃ１，Ｃ２はF.F回路１３の出力信
号でMPU４のクロツク信号、符号Ｃ３，Ｃ４は
F.F回路１６の出力信号でMPU５のクロツク信
号、符号CLはタイミング発生回路１２の出力信
号で基準クロツク信号、符号Ｔ１〜Ｔ８はタイミ
ング発生回路１２の出力タイミング信号、符号F.
F１３はF.F回路１３の出力信号、符号F.F１６は
F.F回路１６の出力信号をそれぞれ示す。
号でMPU４のクロツク信号、符号Ｃ３，Ｃ４は
F.F回路１６の出力信号でMPU５のクロツク信
号、符号CLはタイミング発生回路１２の出力信
号で基準クロツク信号、符号Ｔ１〜Ｔ８はタイミ
ング発生回路１２の出力タイミング信号、符号F.
F１３はF.F回路１３の出力信号、符号F.F１６は
F.F回路１６の出力信号をそれぞれ示す。
本実施例において、MPU４は文字情報バツフ
ア部１を制御し、MPU５は図形情報バツフア部
２を制御し、 日本語文字パターン発生器６は日本語の文字パ
ターンを記録しており、 アドレスデコード回路７はMPU４の日本語文
字パターン発生器６をアクセスするアドレスデコ
ード信号ａを検出してアドレスバスｄに出力し、 アドレスデコード回路８はMPU５の日本語文
字パターン発生器６をアクセスするアドレスデコ
ード信号ｂを検出してアドレスバスｄに出力し、 バスドライバ回路９はMPU４へ送出された信
号がMPU５へ影響するのを阻止すると共にアド
レスバスｄ上にアドレスデコード回路８より取り
出されたアドレスデコード信号ｂを信号BEとの
論理積条件により送出するための駆動回路であ
り、 バスドライバ回路１０はMPU４と日本語文字
パターン発生器６との情報の送受時MPU５への
影響を阻止すると共にMPU５と日本語文字パタ
ーン発生器６との情報の送受のための駆動回路で
あり、 周波数発振回路１１は基準周波数信号を発生
し、 タイミング発生回路１２は周波数発振回路１１
からの基準周波数により基準クロツク信号CLと
基準周波数信号を８ケに分割して得たタイミング
信号Ｔ１〜Ｔ８を作成し、 F.F回路１３はタイミング発生回路１２からの
基準クロツク信号CLとタイミング信号Ｔ１，Ｔ
５を入力してMPU４用のクロツク信号Ｃ１，Ｃ
２を作成し、 否定回路１４は論理積回路１５にアドレスデコ
ード信号ａの否定信号を出力し、論理積回路１５
は否定回路１４の出力信号とタイミング信号Ｔ５
とを論理積して論理積条件が一致した時のみタイ
ミング信号Ｔ５をF.F回路１６に出力し、 F.F回路１６はタイミング発生回路１２からの
基準クロツク信号CLとタイミング信号Ｔ１，Ｔ
５を入力して、MPU５用のクロツク信号Ｃ３，
Ｃ４を作成する。
ア部１を制御し、MPU５は図形情報バツフア部
２を制御し、 日本語文字パターン発生器６は日本語の文字パ
ターンを記録しており、 アドレスデコード回路７はMPU４の日本語文
字パターン発生器６をアクセスするアドレスデコ
ード信号ａを検出してアドレスバスｄに出力し、 アドレスデコード回路８はMPU５の日本語文
字パターン発生器６をアクセスするアドレスデコ
ード信号ｂを検出してアドレスバスｄに出力し、 バスドライバ回路９はMPU４へ送出された信
号がMPU５へ影響するのを阻止すると共にアド
レスバスｄ上にアドレスデコード回路８より取り
出されたアドレスデコード信号ｂを信号BEとの
論理積条件により送出するための駆動回路であ
り、 バスドライバ回路１０はMPU４と日本語文字
パターン発生器６との情報の送受時MPU５への
影響を阻止すると共にMPU５と日本語文字パタ
ーン発生器６との情報の送受のための駆動回路で
あり、 周波数発振回路１１は基準周波数信号を発生
し、 タイミング発生回路１２は周波数発振回路１１
からの基準周波数により基準クロツク信号CLと
基準周波数信号を８ケに分割して得たタイミング
信号Ｔ１〜Ｔ８を作成し、 F.F回路１３はタイミング発生回路１２からの
基準クロツク信号CLとタイミング信号Ｔ１，Ｔ
５を入力してMPU４用のクロツク信号Ｃ１，Ｃ
２を作成し、 否定回路１４は論理積回路１５にアドレスデコ
ード信号ａの否定信号を出力し、論理積回路１５
は否定回路１４の出力信号とタイミング信号Ｔ５
とを論理積して論理積条件が一致した時のみタイ
ミング信号Ｔ５をF.F回路１６に出力し、 F.F回路１６はタイミング発生回路１２からの
基準クロツク信号CLとタイミング信号Ｔ１，Ｔ
５を入力して、MPU５用のクロツク信号Ｃ３，
Ｃ４を作成する。
本実施例においては、MPU４はMPU５に対し
て優先権が与えられており、MPU４とMPU５は
同一クロツク信号CLにて同期して動作している。
て優先権が与えられており、MPU４とMPU５は
同一クロツク信号CLにて同期して動作している。
又、F.F回路１３，１６はタイミング信号Ｔ１
でセツトされ、タイミング信号Ｔ５によりリセツ
トされ、この時のF.F回路１３，１６の出力が
MPU４，MPU５のクロツク信号Ｃ１，Ｃ２，Ｃ
３，Ｃ４として与えられている。
でセツトされ、タイミング信号Ｔ５によりリセツ
トされ、この時のF.F回路１３，１６の出力が
MPU４，MPU５のクロツク信号Ｃ１，Ｃ２，Ｃ
３，Ｃ４として与えられている。
以下本実施例の動作を第３図の動作図を主体に
して説明する。
して説明する。
今、日本語文字パターン発生器６をMPU４と
MPU５が同時にアクセスすると、MPU４からの
アドレスデコード信号ａとMPU５からのアドレ
スデコード信号ｂをアドレスデコード回路７，８
がそれぞれ検出する。
MPU５が同時にアクセスすると、MPU４からの
アドレスデコード信号ａとMPU５からのアドレ
スデコード信号ｂをアドレスデコード回路７，８
がそれぞれ検出する。
この時アドレスデコード信号ａによりF.F回路
１６は、リセツト信号であるタイミング信号Ｔ５
の入力が停止されるので、その出力信号であるク
ロツク信号Ｃ３が立ち上がつたままの状態（第３
図に示す）が継続する。
１６は、リセツト信号であるタイミング信号Ｔ５
の入力が停止されるので、その出力信号であるク
ロツク信号Ｃ３が立ち上がつたままの状態（第３
図に示す）が継続する。
これによりアドレスデコード信号ｂとクロツク
信号Ｃ４とを論理積し出力する信号BEは出力さ
れないため、アドレスデコード信号ｂはバスドラ
イブ回路９で押さえられる。
信号Ｃ４とを論理積し出力する信号BEは出力さ
れないため、アドレスデコード信号ｂはバスドラ
イブ回路９で押さえられる。
一方、MPU４はアドレスデコード信号ａによ
り日本語文字パターン発生器６をアクセス（クロ
ツク信号Ｃ２が出力されている間）し、完了する
とアドレスデコード信号ａの出力が停止する。
り日本語文字パターン発生器６をアクセス（クロ
ツク信号Ｃ２が出力されている間）し、完了する
とアドレスデコード信号ａの出力が停止する。
この間は１マシンサイクル（Ｃ１，Ｃ３は同期
して立ち上がり、立ち下がりしているがＣ１，Ｃ
３の１サイクルを本実施例では１マシンサイクル
と呼ぶ）である。従つて、MPU５からの日本語
文字パターン発生器６をアクセスするタイミング
は次マシンサイクルのタイミングＴ５の時とな
る。
して立ち上がり、立ち下がりしているがＣ１，Ｃ
３の１サイクルを本実施例では１マシンサイクル
と呼ぶ）である。従つて、MPU５からの日本語
文字パターン発生器６をアクセスするタイミング
は次マシンサイクルのタイミングＴ５の時とな
る。
以上のように日本語文字パターン発生器６への
アクセスは、最初のマシンサイクルでは優先権の
あるMPU４がアクセスするが、次マシンサイク
ルではMPU５がアクセスすることが可能となる。
アクセスは、最初のマシンサイクルでは優先権の
あるMPU４がアクセスするが、次マシンサイク
ルではMPU５がアクセスすることが可能となる。
(h) 発明の効果
以上のような本発明によれば、装置全体の稼働
効率を向上させることが出来る複数のMPUによ
るハードウエアの共同利用方法を提供することが
出来る。
効率を向上させることが出来る複数のMPUによ
るハードウエアの共同利用方法を提供することが
出来る。
第１図は従来のプリンタ装置の概要図、第２図
は本発明に係る装置の一実施例であるプリンタ装
置のブロツク図、第３図は第２図の動作図、をそ
れぞれ示す。 図において、１は文字情報バツフア部、２は図
形情報バツフア部、３はプリンタ部、４は文字用
MPU、５は図形用MPU、６は日本語文字パター
ン発生器、７，８はアドレスデコード回路、９，
１０はバスドライバ回路、１１は周波数発振回
路、１２はタイミング発生回路、１３，１６はF.
F回路、１４は否定回路、１５は論理積回路、を
それぞれ示す。
は本発明に係る装置の一実施例であるプリンタ装
置のブロツク図、第３図は第２図の動作図、をそ
れぞれ示す。 図において、１は文字情報バツフア部、２は図
形情報バツフア部、３はプリンタ部、４は文字用
MPU、５は図形用MPU、６は日本語文字パター
ン発生器、７，８はアドレスデコード回路、９，
１０はバスドライバ回路、１１は周波数発振回
路、１２はタイミング発生回路、１３，１６はF.
F回路、１４は否定回路、１５は論理積回路、を
それぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 複数のマイクロプロセツサ４，５が共有し、
情報転送用共通路ｅとアドレス転送用共通路ｄと
で構成される共通路と接続されるハードウエア６
を前記複数のマイクロプロセツサ４，５が共同に
使用する方法であつて、 周波数発振回路１１が発生する基準周波数信号
により基準クロツク信号CLと、前記基準周波数
信号の１サイクルを複数に分割して得たタイミン
グ信号Ｔ１〜Ｔ８を作成するタイミング発生回路
１２と、 前記基準クロツク信号CLと前記タイミング信
号Ｔ１〜Ｔ８のうち第１のタイミング信号Ｔ１
と、半サイクル目に相当する所定タイミング信号
Ｔ５とを入力して前記複数のマイクロプロセツサ
４，５のそれぞれに対応するクロツク信号を作成
する複数のフリツプフロツプ回路１３，１６とを
設け、 前記共通路に対して所定信号を送出する線路駆
動回路９，１０を介して前記ハードウエア６を、
前記複数のマイクロプロセツサ４，５が同時にア
クセスした場合、 前記第１のタイミングＴ１で前記複数フリツプ
フロツプ回路１３，１６に前記基準クロツク信号
CLをセツトし、作成されたクロツク信号により
複数のマイクロプロセツサ４，５が同時に前記ハ
ードウエア６のアクセスを開始すると、 一方のフリツプフロツプ回路１３は、前記第１
と所定タイミング信号Ｔ１，Ｔ５を入力して前記
一方のフリツプフロツプ回路１３から出力される
アドレスレコード信号ａを変換し、前記アドレス
転送用共通路ｄへ送出することにより前記対応す
るマイクロプロセツサ４から前記ハードウエア６
をアクセスさせると共に、 他方のフリツプフロツプ回路１６から前記アド
レス転送用共通路ｄへ送出するアドレスレコード
信号ｂは前記線路駆動回路９で阻止され、 前記一方のフリツプフロツプ回路１３から出力
されるアドレスレコード信号ａの出力が停止した
時点で他方のフリツプフロツプ回路１６から前記
アドレス転送用共通路ｄへ送出するアドレスレコ
ード信号ｂの送出阻止が解除され、前記対応する
マイクロプロセツサ５から前記ハードウエア６を
アクセスすることを特徴とする複数のマイクロプ
ロセツサによるハードウエアの共同利用方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16857183A JPS6063661A (ja) | 1983-09-13 | 1983-09-13 | 複数のマイクロプロセッサによるハ−ドウェアの共同利用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16857183A JPS6063661A (ja) | 1983-09-13 | 1983-09-13 | 複数のマイクロプロセッサによるハ−ドウェアの共同利用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6063661A JPS6063661A (ja) | 1985-04-12 |
| JPH0113143B2 true JPH0113143B2 (ja) | 1989-03-03 |
Family
ID=15870506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16857183A Granted JPS6063661A (ja) | 1983-09-13 | 1983-09-13 | 複数のマイクロプロセッサによるハ−ドウェアの共同利用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6063661A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS492448A (ja) * | 1972-04-19 | 1974-01-10 | ||
| JPS52124829A (en) * | 1976-04-12 | 1977-10-20 | Mitsubishi Electric Corp | Common buss control circuit |
-
1983
- 1983-09-13 JP JP16857183A patent/JPS6063661A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6063661A (ja) | 1985-04-12 |
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