JPS6063661A - 複数のマイクロプロセッサによるハ−ドウェアの共同利用方法 - Google Patents
複数のマイクロプロセッサによるハ−ドウェアの共同利用方法Info
- Publication number
- JPS6063661A JPS6063661A JP16857183A JP16857183A JPS6063661A JP S6063661 A JPS6063661 A JP S6063661A JP 16857183 A JP16857183 A JP 16857183A JP 16857183 A JP16857183 A JP 16857183A JP S6063661 A JPS6063661 A JP S6063661A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は、複数のマイクロプロセッサと接続されている
同一ハードウェアを同時にアクセスする複数のマイクロ
プロセッサによるハードウェアの共同利用方法に関する
。
同一ハードウェアを同時にアクセスする複数のマイクロ
プロセッサによるハードウェアの共同利用方法に関する
。
（ｂ）技術の背景
同一のハードウェアを複数のマイクロプロセッサが同時
にアクセスする為には優先使用権を持ったマイクロプロ
セッサ（以下ＭＰＵと略称する）が他のＭＰＵを一時停
止させて置いて、この間に該当ハードウェアをアクセス
するが、この場合、一定の手順を踏んで他のＭＰＵを一
時停止する。又該当ハードウェアのアクセス完了後も再
度一時停止を解除する為の一定の手順を踏んで他ＭＰＵ
の一時停止を解除する。
にアクセスする為には優先使用権を持ったマイクロプロ
セッサ（以下ＭＰＵと略称する）が他のＭＰＵを一時停
止させて置いて、この間に該当ハードウェアをアクセス
するが、この場合、一定の手順を踏んで他のＭＰＵを一
時停止する。又該当ハードウェアのアクセス完了後も再
度一時停止を解除する為の一定の手順を踏んで他ＭＰＵ
の一時停止を解除する。
同一ハードウェアを複数のマイクロプロセッサにより同
時アクセスする回数が多い装置においては上記のような
手順をその度に踏む為、稼働効率の面で不利であり、よ
り効率的な共同利用方法の実用化が要望される。
時アクセスする回数が多い装置においては上記のような
手順をその度に踏む為、稼働効率の面で不利であり、よ
り効率的な共同利用方法の実用化が要望される。
（Ｃ）従来技術と問題点
従来技術についてプリンタ装置を例に取り１図面を参照
して説明する。
して説明する。
第１図は従来のプリンタ装置の概要図を示す。
図において、１は文字情報バッファ部、２は図形情報バ
ッファ部、３はプリンタ部、４は文字用ＭＰＬＩ、５は
図形用ＭＰＵ、６は日本語文字パターン発生器をそれぞ
れ示す。
ッファ部、３はプリンタ部、４は文字用ＭＰＬＩ、５は
図形用ＭＰＵ、６は日本語文字パターン発生器をそれぞ
れ示す。
尚文字用ＭＰＬＩ ４は文字情報バッファ部１制御用Ｍ
ＰＵ 、図形用ＭＰＵ ５は図形情報バッファ部３制御
用ＭＰ［Ｉをそれぞれ示す。又日本語文字パターン発生
器６は文字用ＭＰＵ４．図形用ＭＰＵ ５で共用するも
のとする。但し２日本語文字パターン発生器６の優先使
用権は文字用ＭＰＩＩ ４にあるものとする。
ＰＵ 、図形用ＭＰＵ ５は図形情報バッファ部３制御
用ＭＰ［Ｉをそれぞれ示す。又日本語文字パターン発生
器６は文字用ＭＰＵ４．図形用ＭＰＵ ５で共用するも
のとする。但し２日本語文字パターン発生器６の優先使
用権は文字用ＭＰＩＩ ４にあるものとする。
今９図形入りの説明書を日本語で作成しようとする場合
、主計算機から転送して来た情報の内。
、主計算機から転送して来た情報の内。
説明文の部分は文字用情報バッファ部１へ２図形の部分
（図形内の説明文を含む）は図形情報バッファ部３へ取
り出す。文字用！ＩＰＵ ４は説明文に関する情報をプ
リンタ部３で処理出来るように日本語文字パターン発生
器６をアクセスし３日本語文字パターンを読み出しプリ
ンタ部３へ出力する。
（図形内の説明文を含む）は図形情報バッファ部３へ取
り出す。文字用！ＩＰＵ ４は説明文に関する情報をプ
リンタ部３で処理出来るように日本語文字パターン発生
器６をアクセスし３日本語文字パターンを読み出しプリ
ンタ部３へ出力する。
一方２図形用ＭＰＵ ５は図形処理に関する辞書（図示
してない）をアクセスして入力情報に準じた図形を作成
し１図形内で使用する日本語文は日本語文字パターン発
生器６をアクセスして日本語文を作成することになるが
２日本語文字パターン発生器６の優先使用権が文字用Ｍ
ＰＵ ４にある為３文字用肝υ４で日本語文字パターン
発生器６を使用している間はアクセス出来す待機するこ
とになる。
してない）をアクセスして入力情報に準じた図形を作成
し１図形内で使用する日本語文は日本語文字パターン発
生器６をアクセスして日本語文を作成することになるが
２日本語文字パターン発生器６の優先使用権が文字用Ｍ
ＰＵ ４にある為３文字用肝υ４で日本語文字パターン
発生器６を使用している間はアクセス出来す待機するこ
とになる。
文字用ＭＰｔｌ ４が日本語文字パターン発生器６をア
クセスするためには日本語文字パターン発生器６をアク
セスする手順と図形用ＭＰｔｌ ５からのアクセスを一
時停止する手順とアクセス完了後はアクセスする時の逆
手順を踏む必要がある。この為１図形内への日本語使用
率が多（１日本語文字パターン発生器６をアクセスする
回数がｉい場合は稼働効率が低下すると言う問題点があ
る。
クセスするためには日本語文字パターン発生器６をアク
セスする手順と図形用ＭＰｔｌ ５からのアクセスを一
時停止する手順とアクセス完了後はアクセスする時の逆
手順を踏む必要がある。この為１図形内への日本語使用
率が多（１日本語文字パターン発生器６をアクセスする
回数がｉい場合は稼働効率が低下すると言う問題点があ
る。
（ｄ）発明の目的
本発明は、上記欠点を解消した新規な複数のＭＰＵによ
るハードウェアの共同利用方法を提供することを目的と
し、特に複数のＭＰ［Ｉにより共同利用するハードウェ
アを同時にアクセスさせ、ハードウェアの使用権を時分
割で割当、装置全体の稼働効率を向上させる複数のＭＰ
Ｕによるハードウェアの共同利用方法を実現することに
ある。
るハードウェアの共同利用方法を提供することを目的と
し、特に複数のＭＰ［Ｉにより共同利用するハードウェ
アを同時にアクセスさせ、ハードウェアの使用権を時分
割で割当、装置全体の稼働効率を向上させる複数のＭＰ
Ｕによるハードウェアの共同利用方法を実現することに
ある。
（ｅ）発明の構成
本発明は、所定の手段を制御す纂複数のマイクロプロセ
ッサを備えてなる装置において、前記複数のマイクロプ
ロセッサを共通路上に信号を送出する線路駆動回路を介
して情報転送用共通路と。
ッサを備えてなる装置において、前記複数のマイクロプ
ロセッサを共通路上に信号を送出する線路駆動回路を介
して情報転送用共通路と。
アドレス転送用共通路とで接続されている同一ハードウ
ェアを前記複数のマイクロプロセッサから同時にアクセ
スした時、前記同一ハードウェアに対する前記複数のマ
イクロプロセンサのアクセスを時分割に行うことにより
、前記装置全体の稼働効率の向上を可能ならしめること
を特徴とする複数のＭＰＬＩによるハードウェアの共同
利用方法により達成することが出来る。
ェアを前記複数のマイクロプロセッサから同時にアクセ
スした時、前記同一ハードウェアに対する前記複数のマ
イクロプロセンサのアクセスを時分割に行うことにより
、前記装置全体の稼働効率の向上を可能ならしめること
を特徴とする複数のＭＰＬＩによるハードウェアの共同
利用方法により達成することが出来る。
（ｆ）発明の実施例
以下本発明を図面を参照して説明する。
第２図は本発明に係る装置の一実施例であるフリンタ装
置のブロック図、第３図は第２図の動作図をそれぞれ示
す。
置のブロック図、第３図は第２図の動作図をそれぞれ示
す。
図において、７．８はアドレスデコード回路。
９．１０はバスドライバ回路、１１は周波数発振回路、
１２はタイミング発生回路、１３．１６はフリップフロ
ップ回路（以下Ｆ、Ｆ回路と略称する）、１４は否定回
路、１５は論理積回路をそれぞれ示す。
１２はタイミング発生回路、１３．１６はフリップフロ
ップ回路（以下Ｆ、Ｆ回路と略称する）、１４は否定回
路、１５は論理積回路をそれぞれ示す。
尚第１図と同一記号は同一内容を示す。又第３図におい
て、ａ、ａ ’、ｂ、ｂ ’、 ＢＥ、 Ｃ（Ｃ１〜Ｃ
４） 、 ＣＬ、 Ｔ （Ｔｌ〜Ｔ８）は第２図におけ
るそれぞれの信号を、第２図において、ｄ、ｅはデータ
を転送するための共通路（以下バスと称する）を示し、
ａはＭＰＵ４のアドレスデコード信号 ａ ｌは肝Ｕ４
による日本語文字パターン発生器６のアクセス時間、ｂ
はＭＰＩＪ５のアドレスデコード信号、ｂ′はＭＰＵ５
による日本語文字パターン発生器６のアクセス時間、
ＢＥはバスイネニブル信号でアドレスデコード信号すと
クロック信号Ｃ４との論理積した信号。
て、ａ、ａ ’、ｂ、ｂ ’、 ＢＥ、 Ｃ（Ｃ１〜Ｃ
４） 、 ＣＬ、 Ｔ （Ｔｌ〜Ｔ８）は第２図におけ
るそれぞれの信号を、第２図において、ｄ、ｅはデータ
を転送するための共通路（以下バスと称する）を示し、
ａはＭＰＵ４のアドレスデコード信号 ａ ｌは肝Ｕ４
による日本語文字パターン発生器６のアクセス時間、ｂ
はＭＰＩＪ５のアドレスデコード信号、ｂ′はＭＰＵ５
による日本語文字パターン発生器６のアクセス時間、
ＢＥはバスイネニブル信号でアドレスデコード信号すと
クロック信号Ｃ４との論理積した信号。
ＣＩ、Ｃ２はＦ、Ｆ回路１３の出力信号でＭＰＩＩ４の
クロック信号、 Ｃ３，Ｃ４はＦ、Ｆ回路１６の出力信
号でＭＰＵ５のクロック信号、 ＣＬはタイミング発生
回路１２の出力信号で基準クロック信号、ｄはアドレス
バス。
クロック信号、 Ｃ３，Ｃ４はＦ、Ｆ回路１６の出力信
号でＭＰＵ５のクロック信号、 ＣＬはタイミング発生
回路１２の出力信号で基準クロック信号、ｄはアドレス
バス。
ｅはデータバス、Ｔ（Ｔｌ〜Ｔ８）はタイミング発生回
路１２の出力タイミング信号、 Ｆ、Ｆ１ａはＦ、Ｆ回
路１３の出力信号、 Ｆ、Ｆ１６はＦ、Ｆ回路１６の出
力信号をそれぞれ示す。
路１２の出力タイミング信号、 Ｆ、Ｆ１ａはＦ、Ｆ回
路１３の出力信号、 Ｆ、Ｆ１６はＦ、Ｆ回路１６の出
力信号をそれぞれ示す。
本実施例は文字情報バンファ部１を制御するＭＰ［４，
図形情報バッファ部２を制御するＭＰＩＩ５．日本語の
文字パターンを記録している日本語文字パターン発生器
６．ＭＰＵ４の日本語文字パターン発生器６をアクセス
するアドレスデコード信号ａを検出してアドレスバスｄ
ｑ出力するアドレスデコード回路７．ＭＰＵ５の日本語
文字パターン発生器６をアクセスするアドレスデコード
信号すを検出してアドレスバスｄに出力するアドレスデ
コード回路８゜ＭＰＵ４へ送出された信号力側ＰＵ５へ
影響するのを阻止すると共にアドレスバスｄ上にアドレ
スデコード回路８より取り出されたアドレスデコード信
号すを信号ＢＥとの論理積条件により送出するための駆
動回路であるバスドライバ回路９．ＭＰＵ４と日本語文
字パターン発生器６との情報の送受時ＭＰＵ５への影響
を■Ｉヒすると共にＭＰＵ５と日本語文字パターン発生
器６との情報の送受のための駆動回路であるバスドライ
バ回路１０．タイミング発生回路１２で使用する基準周
波数を発生する周波数発振回路１１、周波数発振回路１
１からの基準周波数により基準クロック信号ＣＬとタイ
ミング信号Ｔ （Ｔｌ〜Ｔ８）を作成するタイミング発
生回路１２．タイミング発生回路１２からの基準クロッ
ク信号ＣＬとタイミング信号ＴＩ、↑５を入力してＭＰ
Ｕｄ用のクロック信号ＣＩ 、 Ｃ２を作成するＦ、Ｆ
回路１３．論理積回路１５にアドレスデコード信号ａの
否定信号を出力する否定回路１４．否定回路１４の出力
信号とタイミング信号Ｔ５とを論理積して論理積条件が
一致した時のみタイミング信号Ｔ５をＦ、Ｆ回路１６に
出力する論理積回路１５．タイミング発生回路１２から
の基準クロック信号ＣＬとタイミング信号ＴＩ、Ｔ５を
入力してＭＰＵ５用のクロック信号Ｃ３，Ｃ４を作成す
るＦ、Ｆ回路１６から構成されている。
図形情報バッファ部２を制御するＭＰＩＩ５．日本語の
文字パターンを記録している日本語文字パターン発生器
６．ＭＰＵ４の日本語文字パターン発生器６をアクセス
するアドレスデコード信号ａを検出してアドレスバスｄ
ｑ出力するアドレスデコード回路７．ＭＰＵ５の日本語
文字パターン発生器６をアクセスするアドレスデコード
信号すを検出してアドレスバスｄに出力するアドレスデ
コード回路８゜ＭＰＵ４へ送出された信号力側ＰＵ５へ
影響するのを阻止すると共にアドレスバスｄ上にアドレ
スデコード回路８より取り出されたアドレスデコード信
号すを信号ＢＥとの論理積条件により送出するための駆
動回路であるバスドライバ回路９．ＭＰＵ４と日本語文
字パターン発生器６との情報の送受時ＭＰＵ５への影響
を■Ｉヒすると共にＭＰＵ５と日本語文字パターン発生
器６との情報の送受のための駆動回路であるバスドライ
バ回路１０．タイミング発生回路１２で使用する基準周
波数を発生する周波数発振回路１１、周波数発振回路１
１からの基準周波数により基準クロック信号ＣＬとタイ
ミング信号Ｔ （Ｔｌ〜Ｔ８）を作成するタイミング発
生回路１２．タイミング発生回路１２からの基準クロッ
ク信号ＣＬとタイミング信号ＴＩ、↑５を入力してＭＰ
Ｕｄ用のクロック信号ＣＩ 、 Ｃ２を作成するＦ、Ｆ
回路１３．論理積回路１５にアドレスデコード信号ａの
否定信号を出力する否定回路１４．否定回路１４の出力
信号とタイミング信号Ｔ５とを論理積して論理積条件が
一致した時のみタイミング信号Ｔ５をＦ、Ｆ回路１６に
出力する論理積回路１５．タイミング発生回路１２から
の基準クロック信号ＣＬとタイミング信号ＴＩ、Ｔ５を
入力してＭＰＵ５用のクロック信号Ｃ３，Ｃ４を作成す
るＦ、Ｆ回路１６から構成されている。
本実施例においては、ＭＰＵ４はＭＰＵ５に対して優先
権が与えられており、 ＭＰＵ４と肝Ｕ５は同一クロッ
ク信号ＣＬにて同期して動作している。又Ｆ、Ｆ回路１
３．１Ｇはタイミング信号ＴＩでセントされ、タイミン
グ信号Ｔ５によりリセットされ、この時のＦ、Ｆ回路１
３．１６の出力が肝口４． ＭＰＵ５のクロック信号（
ＣＩ、Ｃ２，Ｃ３，Ｃ４）として与えられている。
権が与えられており、 ＭＰＵ４と肝Ｕ５は同一クロッ
ク信号ＣＬにて同期して動作している。又Ｆ、Ｆ回路１
３．１Ｇはタイミング信号ＴＩでセントされ、タイミン
グ信号Ｔ５によりリセットされ、この時のＦ、Ｆ回路１
３．１６の出力が肝口４． ＭＰＵ５のクロック信号（
ＣＩ、Ｃ２，Ｃ３，Ｃ４）として与えられている。
以下本実施例の動作を第３図の動作図を主体にして説明
する。
する。
今日本譜文字パターン発生器６をＭＰＵ４とＭＰＵ５が
同時にアクセスすると、 ＭＰＵ４からのアドレスデコ
ード信号ａとＭＰＵ５からのアドレスデコード信号すを
アドレスデコード回路７．８がそれぞれ検出する。この
時アドレスデコード信号ａによりＦ、Ｆ回路１６はリセ
ット信号であるタイミング信号Ｔ５の入力が停止される
ので、出力信号であるクロック信号Ｃ３が立ち上がった
ままの状態（第３図に示す）が継続する。これによりア
ドレスデコード信号すとクロック信号Ｃ４とを論理積し
出力する信号ＢＥは出力されないためアドレスデコード
信号すはバスドライブ回路９で押さえられる。
同時にアクセスすると、 ＭＰＵ４からのアドレスデコ
ード信号ａとＭＰＵ５からのアドレスデコード信号すを
アドレスデコード回路７．８がそれぞれ検出する。この
時アドレスデコード信号ａによりＦ、Ｆ回路１６はリセ
ット信号であるタイミング信号Ｔ５の入力が停止される
ので、出力信号であるクロック信号Ｃ３が立ち上がった
ままの状態（第３図に示す）が継続する。これによりア
ドレスデコード信号すとクロック信号Ｃ４とを論理積し
出力する信号ＢＥは出力されないためアドレスデコード
信号すはバスドライブ回路９で押さえられる。
一方ＭＰＩＪ４はアドレスデコード信号ａにより日本語
文字パターン発生器６をアクセス（クロック信号Ｃ２が
出力されている間）シ、完了するとアドレスデコード信
号ａの出力が停止する。この間は１マシンサイクル（Ｃ
１，Ｃ３は同期して立ち上がり。
文字パターン発生器６をアクセス（クロック信号Ｃ２が
出力されている間）シ、完了するとアドレスデコード信
号ａの出力が停止する。この間は１マシンサイクル（Ｃ
１，Ｃ３は同期して立ち上がり。
立ち下がりしているがＣＩ、Ｃ３の１サイクルを本実施
例では１マシンサイクルと呼ぶ）である。従って、 Ｍ
ＰＵ５からの日本語文字パターン発生器６をアクセスす
るタイミングは次マシンサイクルのタイミングＴ５の時
となる。
例では１マシンサイクルと呼ぶ）である。従って、 Ｍ
ＰＵ５からの日本語文字パターン発生器６をアクセスす
るタイミングは次マシンサイクルのタイミングＴ５の時
となる。
以」二のように日本語文字パターン発生器６へのアクセ
スは初マシンサイクルで優先権のあるＭＰＵ４がアクセ
スし１次マシンサイクルでＭＰＵ５がアクセスすること
が出来、優先権のあるＭＰＵ４が日本語文字パターン発
生器６をアクセスするだめの準備期間からＭＰＵ４が日
本語文字パターン発生器６へのアクセスを解除するまで
を含めた期間、 ＭＰＵ５から日本語文字パターン発生
器６へのアクセスを待つ必要はなくなる。
スは初マシンサイクルで優先権のあるＭＰＵ４がアクセ
スし１次マシンサイクルでＭＰＵ５がアクセスすること
が出来、優先権のあるＭＰＵ４が日本語文字パターン発
生器６をアクセスするだめの準備期間からＭＰＵ４が日
本語文字パターン発生器６へのアクセスを解除するまで
を含めた期間、 ＭＰＵ５から日本語文字パターン発生
器６へのアクセスを待つ必要はなくなる。
（ｇ）発明の効果
以上のように、複数のＭＰＵにより共同利用するハード
ウェアを同時にアクセスさせ、ハードウェアのアクセス
時間を時分割で割当、ハードウェアをアクセスするまで
の時間を短縮し、装置全体の稼働効率を向上させること
が出来る複数のＭＰｔｌによるハードウェアの共同利用
方法を提供出来る効果がある。
ウェアを同時にアクセスさせ、ハードウェアのアクセス
時間を時分割で割当、ハードウェアをアクセスするまで
の時間を短縮し、装置全体の稼働効率を向上させること
が出来る複数のＭＰｔｌによるハードウェアの共同利用
方法を提供出来る効果がある。
第１図は従来のプリンタ装置の概要図、第２図は本発明
に係る装置の一実施例であるプリンタ装置のブロック図
、第３図は第２図の動作図をそれぞれ示す。 図において、１は文字情報バッファ部、２ば図形情報バ
ッファ部、３はプリンタ部、４は文字用ＭＰＵ、５は図
形用ＭＰ０．６は日本語文字パターン発止器、７，８は
アドレスデコード回路、９，１０はバスドライバ回路、
１１は周波数発振回路。
に係る装置の一実施例であるプリンタ装置のブロック図
、第３図は第２図の動作図をそれぞれ示す。 図において、１は文字情報バッファ部、２ば図形情報バ
ッファ部、３はプリンタ部、４は文字用ＭＰＵ、５は図
形用ＭＰ０．６は日本語文字パターン発止器、７，８は
アドレスデコード回路、９，１０はバスドライバ回路、
１１は周波数発振回路。
Claims (1)
- 所定の手段を制御する複数のマイクロプロセッサを備え
てなる装置において、前記複数のマイクロプロセッサを
共通路上に信号を送出する線路駆動回路を介して情報転
送用共通路と、アドレス転送用共通路とで接続されてい
る同一ハードウェアを、前記複数のマイクロプロセッサ
から同時にアクセスした時、前記同一ハードウェアに対
する前記複数のマイクロプロセッサのアクセスを時分割
に行うことを特徴とする複数のマイクロプロセッサによ
るハードウェアの共同利用方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16857183A JPS6063661A (ja) | 1983-09-13 | 1983-09-13 | 複数のマイクロプロセッサによるハ−ドウェアの共同利用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16857183A JPS6063661A (ja) | 1983-09-13 | 1983-09-13 | 複数のマイクロプロセッサによるハ−ドウェアの共同利用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6063661A true JPS6063661A (ja) | 1985-04-12 |
| JPH0113143B2 JPH0113143B2 (ja) | 1989-03-03 |
Family
ID=15870506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16857183A Granted JPS6063661A (ja) | 1983-09-13 | 1983-09-13 | 複数のマイクロプロセッサによるハ−ドウェアの共同利用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6063661A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS492448A (ja) * | 1972-04-19 | 1974-01-10 | ||
| JPS52124829A (en) * | 1976-04-12 | 1977-10-20 | Mitsubishi Electric Corp | Common buss control circuit |
-
1983
- 1983-09-13 JP JP16857183A patent/JPS6063661A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS492448A (ja) * | 1972-04-19 | 1974-01-10 | ||
| JPS52124829A (en) * | 1976-04-12 | 1977-10-20 | Mitsubishi Electric Corp | Common buss control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0113143B2 (ja) | 1989-03-03 |
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