JPH01132169A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01132169A JPH01132169A JP29136987A JP29136987A JPH01132169A JP H01132169 A JPH01132169 A JP H01132169A JP 29136987 A JP29136987 A JP 29136987A JP 29136987 A JP29136987 A JP 29136987A JP H01132169 A JPH01132169 A JP H01132169A
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- gate electrode
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、半導体装置に関し、特に浮遊ゲート構造を有
する半導体装置のゲート電極の構造に関するものである
。
する半導体装置のゲート電極の構造に関するものである
。
［従来の技術］
従来、この種の半導体装置として浮遊ゲートを有する不
揮発性ＭＯ８（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏ
ｎｄｕｃｔｏｒ）メモリがある。
揮発性ＭＯ８（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏ
ｎｄｕｃｔｏｒ）メモリがある。
以下には、この不揮発性ＭＯＳメモリのゲート電極の構
造を第２Ａ図および第２Ｂ図を用いて製造工程順に説明
する。
造を第２Ａ図および第２Ｂ図を用いて製造工程順に説明
する。
第２Ａ図に示すように、シリコン基板１の一生面上にフ
ィールド酸化膜２、第１ゲート酸化膜３を形成した後、
第１ゲート電極となる多結晶シリコン膜４を約４０００
人の厚さに堆積する。次に、多結晶シリコン膜４に比較
的低濃度たとえば４Ｘ１０２０ｃｍ−２でｎ型不純物を
拡散した後、写真製版技術を用いて多結晶シリコン膜４
をＣＦ、ガスなどにより異方性プラズマエツチングして
第１ゲート電極４を形成する。
ィールド酸化膜２、第１ゲート酸化膜３を形成した後、
第１ゲート電極となる多結晶シリコン膜４を約４０００
人の厚さに堆積する。次に、多結晶シリコン膜４に比較
的低濃度たとえば４Ｘ１０２０ｃｍ−２でｎ型不純物を
拡散した後、写真製版技術を用いて多結晶シリコン膜４
をＣＦ、ガスなどにより異方性プラズマエツチングして
第１ゲート電極４を形成する。
次に第２Ｂ図に示すように、多結晶シリコンの第１ゲー
ト電極４を熱酸化処理し厚さ６００Ａ程度の第２ゲート
酸化膜５を形成する。これにより第１ゲート電極４はそ
の周囲を酸化膜に囲まれた浮遊ゲートを構成する。そし
て、その上に第２ゲート電極となる多結晶シリコン膜６
を化学的気相成長法により厚さ３０００Ａ程度堆積する
。以上の工程により第１と第２のゲート電極を有する不
揮発性メモリが製造される。
ト電極４を熱酸化処理し厚さ６００Ａ程度の第２ゲート
酸化膜５を形成する。これにより第１ゲート電極４はそ
の周囲を酸化膜に囲まれた浮遊ゲートを構成する。そし
て、その上に第２ゲート電極となる多結晶シリコン膜６
を化学的気相成長法により厚さ３０００Ａ程度堆積する
。以上の工程により第１と第２のゲート電極を有する不
揮発性メモリが製造される。
［発明が解決しようとする問題点コ
上記のように、従来の浮遊ゲート型不揮発性ＭＯＳメモ
リは、１層の浮遊ゲート電極で形成されている。そして
、この浮遊ゲート電極である第１ゲート電極４の絶縁耐
圧は、この第１ゲート電極４に拡散されるリンなどのｎ
型不純物の濃度に依存する。すなわち、第１ゲート電極
４のリン濃度が高ければ、第２ゲート電極６に対する絶
縁耐圧 □は向上する。しかし、一方で第１ゲート電極
４を熱酸化処理を行なって第２ゲート酸化膜５を形成す
る工程では、第１ゲート？ＩＳ極４中に拡散されたリン
が再拡散し第１ゲート酸化膜２を劣化させるなどの悪影
響が生じる。したがって、この場合にはリン濃度が低い
方が好ましい。
リは、１層の浮遊ゲート電極で形成されている。そして
、この浮遊ゲート電極である第１ゲート電極４の絶縁耐
圧は、この第１ゲート電極４に拡散されるリンなどのｎ
型不純物の濃度に依存する。すなわち、第１ゲート電極
４のリン濃度が高ければ、第２ゲート電極６に対する絶
縁耐圧 □は向上する。しかし、一方で第１ゲート電極
４を熱酸化処理を行なって第２ゲート酸化膜５を形成す
る工程では、第１ゲート？ＩＳ極４中に拡散されたリン
が再拡散し第１ゲート酸化膜２を劣化させるなどの悪影
響が生じる。したがって、この場合にはリン濃度が低い
方が好ましい。
したがって、第１ゲート電極４ではｌ５ｔｆｆｉ内での
リン濃度は第２ゲート電極６側と基板１側とで異なる濃
度分布を有することが最適であるが、従来の１層の第１
ゲート電極の構造ではこれを実現することができなかっ
た。
リン濃度は第２ゲート電極６側と基板１側とで異なる濃
度分布を有することが最適であるが、従来の１層の第１
ゲート電極の構造ではこれを実現することができなかっ
た。
したがって、本発明は、第１ゲート電極をその間に極め
て薄い酸化膜を介して２層に分離し、かつその上層電極
と下層電極とをそれぞれ最適な不純物濃度に設定するこ
とにより絶縁耐圧が高い電極を有した半導体装置を提供
することを目的とする。
て薄い酸化膜を介して２層に分離し、かつその上層電極
と下層電極とをそれぞれ最適な不純物濃度に設定するこ
とにより絶縁耐圧が高い電極を有した半導体装置を提供
することを目的とする。
［問題点を解決するための手段］
本発明による半導体装置は、絶縁膜中に設けられた浮遊
ゲートである第１のゲート電極と、前記第１のゲート電
極の上に前記絶縁膜を介して設けられた制御ゲートであ
る第２のゲート電極とを備えた半導体装置であり、前記
第１のゲート電極は絶縁膜を介して分離して積層した２
層の電極を備え、前記２層の電極のうち、前記第２のゲ
ート電極側に位置する一方の電極は相対的に不純物濃度
が高くなるように不純物が拡散され、他方の電極は相対
的に不純物濃度が低くなるように不純物が拡散されてい
ることを特徴としている。
ゲートである第１のゲート電極と、前記第１のゲート電
極の上に前記絶縁膜を介して設けられた制御ゲートであ
る第２のゲート電極とを備えた半導体装置であり、前記
第１のゲート電極は絶縁膜を介して分離して積層した２
層の電極を備え、前記２層の電極のうち、前記第２のゲ
ート電極側に位置する一方の電極は相対的に不純物濃度
が高くなるように不純物が拡散され、他方の電極は相対
的に不純物濃度が低くなるように不純物が拡散されてい
ることを特徴としている。
［作用］
本発明における半導体装置は、浮遊ゲート電極を薄い酸
化膜を介して２層に分離している。そして、上層電極は
リンなどの不純物濃度を高く設定することにより、第２
ゲート電極に対する絶縁耐圧を高くすることができる。
化膜を介して２層に分離している。そして、上層電極は
リンなどの不純物濃度を高く設定することにより、第２
ゲート電極に対する絶縁耐圧を高くすることができる。
また、下層電極では、リンなどの不純物濃度を低く設定
することにより製造工程で行なわれる熱処理によって第
１ゲート酸化膜の劣化が生じないようにしている。
することにより製造工程で行なわれる熱処理によって第
１ゲート酸化膜の劣化が生じないようにしている。
［実施例］
以下、本発明の一実施例を図を用いて説明する。
第１Ａ図および第１Ｂ図は本発明による浮遊ゲート型不
揮発性ＭＯＳメモリのゲート電極をその製造工程に従っ
て示した断面図である。
揮発性ＭＯＳメモリのゲート電極をその製造工程に従っ
て示した断面図である。
第１Ａ図に示すように、シリコン基板１の一生面上に、
フィールド酸化膜２および第１ゲート酸化膜３を形成す
る。さらに、多結晶シリコン７を化学気相成長法により
約１８００Ａ厚さに形成した後、写真製版技術を用いて
多結晶シリコン膜７をＣＦ４ガスにより異方性プラズマ
エツチングする。次に、多結晶シリコン膜７にリンなど
のｎ型不純物を不純物濃度２×１０２°ｃｒ！１−”で
拡散し、下層第１ゲート電極７を形成する。次いで、多
結晶シリコンの下層第１ゲート電極７を熱酸化処理する
ことにより膜厚が約１００人の酸化膜８を形成する。さ
らにその上に、多結晶シリコン膜９を化学的気相成長法
により膜厚的１８００Ａに形成した後、写真製版技術を
用いて多結晶シリコン膜９をＣＦ４ガスにより異方性プ
ラぞマエッチングする。そして、この多結晶シリコン膜
９にリンなどのｎ型不純物を不純物濃度６Ｘ１０２６ｃ
ｍ−”で拡散し、上層第１ゲート専極９を形成する。
フィールド酸化膜２および第１ゲート酸化膜３を形成す
る。さらに、多結晶シリコン７を化学気相成長法により
約１８００Ａ厚さに形成した後、写真製版技術を用いて
多結晶シリコン膜７をＣＦ４ガスにより異方性プラズマ
エツチングする。次に、多結晶シリコン膜７にリンなど
のｎ型不純物を不純物濃度２×１０２°ｃｒ！１−”で
拡散し、下層第１ゲート電極７を形成する。次いで、多
結晶シリコンの下層第１ゲート電極７を熱酸化処理する
ことにより膜厚が約１００人の酸化膜８を形成する。さ
らにその上に、多結晶シリコン膜９を化学的気相成長法
により膜厚的１８００Ａに形成した後、写真製版技術を
用いて多結晶シリコン膜９をＣＦ４ガスにより異方性プ
ラぞマエッチングする。そして、この多結晶シリコン膜
９にリンなどのｎ型不純物を不純物濃度６Ｘ１０２６ｃ
ｍ−”で拡散し、上層第１ゲート専極９を形成する。
次いで、第１Ｂ図に示すように、多結晶シリコンの上層
第１ゲート電極９を熱酸化処理し膜厚的６０ＯＡの第２
ゲート酸化膜５を形成する。そして、その上に多結晶シ
リコン膜６を約３０００Ａ厚さに化学気相成長法により
堆積し、第２ゲート電極６を形成する。
第１ゲート電極９を熱酸化処理し膜厚的６０ＯＡの第２
ゲート酸化膜５を形成する。そして、その上に多結晶シ
リコン膜６を約３０００Ａ厚さに化学気相成長法により
堆積し、第２ゲート電極６を形成する。
以上のように構成した場合、第１ゲート電極は酸化膜８
を介して２層に分離され、その上層電極９と下層電極７
ではそれぞれ異なったリン濃度にすることができる。す
なわち、上層電極に対しては高濃度のリンを拡散し、ま
た下層電極に対しては低濃度のリンを拡散することによ
り絶縁耐圧が高い電極を有する不遊ゲート型不揮発性Ｍ
ＯＳメモリが製造される。
を介して２層に分離され、その上層電極９と下層電極７
ではそれぞれ異なったリン濃度にすることができる。す
なわち、上層電極に対しては高濃度のリンを拡散し、ま
た下層電極に対しては低濃度のリンを拡散することによ
り絶縁耐圧が高い電極を有する不遊ゲート型不揮発性Ｍ
ＯＳメモリが製造される。
［発明の効果］
以上のように、本発明によれば浮遊ゲート電極構造を有
する半導体装置の第１ゲート電極が、酸化膜を介して２
層に分離された構造としたのでその上層部と下層部で各
々不純物濃度を調整することによって、浮遊ゲート電極
の絶縁耐圧を高くすることができ、特性の優れた半導体
装置を得ることができる。
する半導体装置の第１ゲート電極が、酸化膜を介して２
層に分離された構造としたのでその上層部と下層部で各
々不純物濃度を調整することによって、浮遊ゲート電極
の絶縁耐圧を高くすることができ、特性の優れた半導体
装置を得ることができる。
第１Ａ図および第１Ｂ図は、本発明の実施例の半導体装
置の製造工程を示す断面図である。 第２Ａ図および第２Ｂ図は、従来の半導体装置の製造工
程を示す断面図である。 図において、３は第１ゲート酸化膜、５は第２ゲート酸
化膜、６は第２ゲート電極、７は下層第１ゲート電極、
８は酸化膜、９は上層第１ゲート電極を示す。 なお、図中同一符号は同一または相当する部分を示す。
置の製造工程を示す断面図である。 第２Ａ図および第２Ｂ図は、従来の半導体装置の製造工
程を示す断面図である。 図において、３は第１ゲート酸化膜、５は第２ゲート酸
化膜、６は第２ゲート電極、７は下層第１ゲート電極、
８は酸化膜、９は上層第１ゲート電極を示す。 なお、図中同一符号は同一または相当する部分を示す。
Claims (2)
- （１）絶縁膜中に設けられた浮遊ゲートである第１のゲ
ート電極と、前記第１のゲート電極の上に前記絶縁膜を
介して設けられた制御ゲートである第２のゲート電極と
を備えた半導体装置において、前記第１のゲート電極は
絶縁膜を介して分離して積層した２層の電極を備えてお
り、 前記２層の電極のうち、前記第２のゲート電極側に位置
する一方の電極は、相対的に不純物濃度が高くなるよう
に不純物が拡散され、他方の電極は相対的に不純物濃度
が低くなるように不純物が拡散されていることを特徴と
する、半導体装置。 - （２）前記２層の電極に拡散されている不純物がリンで
ある特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291369A JP2603088B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291369A JP2603088B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01132169A true JPH01132169A (ja) | 1989-05-24 |
| JP2603088B2 JP2603088B2 (ja) | 1997-04-23 |
Family
ID=17768025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62291369A Expired - Lifetime JP2603088B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2603088B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229631A (en) * | 1990-08-15 | 1993-07-20 | Intel Corporation | Erase performance improvement via dual floating gate processing |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010679A (ja) * | 1983-06-29 | 1985-01-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61255071A (ja) * | 1985-05-07 | 1986-11-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS61294870A (ja) * | 1985-06-21 | 1986-12-25 | Nec Corp | 不揮発性半導体記憶装置 |
-
1987
- 1987-11-17 JP JP62291369A patent/JP2603088B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010679A (ja) * | 1983-06-29 | 1985-01-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61255071A (ja) * | 1985-05-07 | 1986-11-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS61294870A (ja) * | 1985-06-21 | 1986-12-25 | Nec Corp | 不揮発性半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229631A (en) * | 1990-08-15 | 1993-07-20 | Intel Corporation | Erase performance improvement via dual floating gate processing |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2603088B2 (ja) | 1997-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| EXPY | Cancellation because of completion of term |