JPH0113225B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体素子表面が平坦でかつ高密度
導電配線を有する半導体装置およびその製造方法
に関するものである。

まず、従来技術の代表的な構成例を図面を用い
て説明し、その問題点を述べる。

第１図ａ〜ｄは従来のMOSトランジスタの製
造方法の主要工程を説明するための断面図で、同
図ｄは完成した主要部の構造を示している。図に
おいて、１はMOSトランジスタ、２は半導体基
板（ｐ形単結晶Si基板）、３は素子間分離領域
（厚いSiO₂膜）、３′は厚さが連続的に変化する
SiO₂膜、４は絶縁膜（ゲート酸化膜）、５はゲー
ト電極、６及び６′はソース及びドレイン用ｎ導
電形領域（n⁺拡散層）、７，９は導電材料で形成
した配線（電極）、８は絶縁膜、１０はコンタク
トホールである。素子間分離領域３はMOSトラ
ンジスタ１を他のトランジスタと互いに電気的に
絶縁するために設けられたものであり、通常用い
られている素子間分離法である。この素子間分離
領域（厚いSiO₂膜）３は耐酸化膜をマスクに、
Si基板２の表面を選択的に熱酸化することにより
形成されるため、この素子間分離法は選択酸化法
と呼ばれる。

このような構造のMOSトランジスタの製造は
まず第１図ａに示すように、半導体主面に絶縁膜
８を形成し、次いで第１図ｂに示すように、所定
位置にエツチングによりコンクタトホール１０を
穿設する。次に絶縁膜８の表面に導電材料層１１
を形成して第１図ｃに示す構造を得る。これにホ
トエツチングによつてパターンニングを施して配
線（電極）７，９を形成して第１図ｄのMOSト
ランジスタ１を得る。

このように絶縁膜８の所定領域にエツチングを
施してコンクタトホール１０が形成されるので、
n⁺拡散層６，６′の上にコンクタトホール１０を
介して配線７，９を形成すると、配線７，９の膜
厚が不均一になるとともに、MOSトランジスタ
１の表面には、ゲート電極５と絶縁膜８の厚さに
応じて凹凸が形成される。また、絶縁膜８もゲー
ト電極５の厚さ分だけ盛り上がつた段部を有する
ため、絶縁膜８上に形成された配線７，９のパタ
ーンニング精度が低下する。

その結果、このようなMOSトランジスタ構造
では、段差部分で配線の断線や接触不良が発生し
易く、抵抗値もばらつき易い。また、n⁺拡散層
６，６′と配線７，９との間で接触不良が発生し
易い。更に、コンクタトホール１０の穿設工程で
は高い位置決め精度が要求され、半導体装置の製
造歩留りが悪い等の問題点があつた。

第２図は従来のMOSダイナミツクメモリセル
の要部構造を説明するための断面図である。図に
おいて、前出のものと同一符号のものは同一また
は均等部分を示すものとする。６″はビツト線用
n⁺拡散層、１２はワード線用配線、１３は例え
ば多結晶シリコンで形成したMOSキヤパシタ用
電極、１４は絶縁膜である。

この構造のメモリセルの利点は、ワード線用の
コンクタトホール１０の位置決めマージンが拡大
できること、及びワード線用配線（導電材料）１
２とMOSキヤパシタ用電極１３の分離幅が位置
合わせ精度によらず微細化できることである。

しかし、このメモリセル構造は次のような欠点
がある。即ち、ワード線用配線１２はゲート酸化
膜４の上に直接に堆積されているとともに、
MOSキヤパシタ用電極１３の上にも絶縁膜１４
を介して堆積されているため、ワード線用配線１
２の上にコンクタトホール１０を介して導電材料
層（配線部）１１を形成すると、メモリセルの表
面にはMOSキヤパシタ用電極１３と絶縁膜１４
とワード線用配線１２の厚さに応じた凹凸が形成
され、導電材料層１１の膜厚が不均一になり断線
が生じやすくなつている。

本発明はこれらの問題点を解消するためになさ
れたもので、配線，電極の表面が平坦な露出面を
有し、かつ配線や電極のパタン分離幅の微細化を
はかることのできる半導体装置を提供するもので
あり、その第１の目的はデバイス表面が平坦でか
つ高密度配線された新規なLSIを提供することに
ある。第２の目的は本発明装置を簡単に実現でき
る製造方法を提供することにある。

すなわち、本発明のエツチング装置は、半導体
基板の主面上に、同種または異種の導電材料で形
成した複数の配線、電極のうちの少なくとも一方
を備え、これらの複数の配線、電極のうち、それ
ぞれ隣合う部分の側壁がＶ字溝によつて互いに分
離され、かつ、該Ｖ字溝の側壁の一方が上記半導
体基板主面に対して垂直に形成されていることを
特徴とする。

また、本発明の半導体装置の製造方法は、半導
体基板の主面上もしくは半導体基板の主面上に設
けた絶縁膜上に、第１の導電膜を形成する工程
と、該第１の導電膜上に高融点金属膜を形成する
工程と、該高融点金属膜上にエツチング保護膜を
島状に形成する工程と、該エツチング保護膜をマ
スクとして上記高融点金属膜を島状に、その側壁
が上記半導体基板主面に対して垂直になるように
エツチングする工程と、上記高融点金属膜または
上記エツチング保護膜をマスクとして上記第１の
導電膜、または上記第１の導電膜および上記絶縁
膜を島状に、その側壁が塙上記半導体基板主面に
対して垂直になるようにエツチングする工程と、
上記半導体基板の表面全体に第２の導電膜を形成
する工程と、該第２の導電膜の表面を軽くエツチ
ングすることによつて該第２の導電膜の段差側壁
部分を除去し、該第２の導電膜と上記第１の導電
膜とを分離して段差部分の上記高融点金属膜をエ
ツチング雰囲気に対して露出する工程と、上記高
融点金属膜すべてを除去すると同時に上記高融点
金属膜上に存在する上記第２の導電膜を除去する
工程とを含むことを特徴とする。

以下、本発明を実施例によつて詳細に説明す
る。なお、説明を簡明にするために、各部の材質
や半導体の導電形を規定して説明するが、本発明
はこれに限定されるものではなく、材質を変更し
た場合及び導電形や印加電圧の極性を反対にした
場合にも本発明が適用されることは勿論である。

第３図ａ〜ｆは本発明に係る半導体装置の第１
の実施例の製造方法の主要工程を説明するための
断面図で、同図ｆは完成したｎチヤネル電界効果
トランジスタの主要部の構造を示している。

第３図ｆに示した半導体装置は、従来技術で説
明した第１図ｄの構造に対応するものであり、ｐ
形単結晶Siの基板２の主面にゲート酸化膜４を介
して導電材料（例えば多結晶シリコン）で形成し
たゲート電極５を有するとともに、基板主面に形
成されたソース用ｎ導電形領域６の上に直接に堆
積されて電気接点を形成する導電材料で形成した
配線７と、ドレイン用ｎ導電形領域６′の上に直
接に堆積されて電気接点を形成する導電材料で形
成した配線９を設けたものである。このように構
成したことにより、配線，電極の露出表面の平坦
化と、ゲート電極と配線路の分離幅の微細化が容
易に達成することができる。

次に第３図の図面の順番に対応させて、上記本
発明の半導体装置の製造方法を説明する。

(a)：ｐ形単結晶Siの基板２の主面からまず基板を
Moをマスクに選択的にエツチングし、エツチ
ング深さ（例えば約1μｍ）に準じてSiO₂膜を
イオンビームスパツタ法，ECR型プラズマ堆
積法等により堆積した後、Moマスクを溶解し
てリフトオフ法によりエツチングのなされてい
ない領域（Moマスク上）に堆積されたSiO₂膜
を除去することにより、素子間分離領域（厚い
SiO₂膜）３を形成する。次いで基板表面を熱
酸化して絶縁膜（SiO₂膜，ゲート酸化膜）４
を形成し、さらに多結晶Si層（第１の導電材料
層となる）１５を形成する。この多結晶Si層１
５上に高融点金属Moをスパツタ，蒸着法等で
堆積し、ホトエツチングによつてゲート電極の
パタン１６を形成する。

(b)：パタン（Moマスク）１６で覆われていない
部分の多結晶Si層１５とSiO₂膜（ゲート酸化
膜）４をエツチングし、基板２の主面１７を露
出させる。

(c)：上記Moのマスク１６とエツチング工程で残
された部分を含む基板２の表面全体にSi膜（第
２の導電材料層となる）１８，１８′をスパツ
タ法ECR型プラズマ堆積法等の堆積法で堆積
する。本実施例ではECR型プラズマ堆積法を
用いたがその理由は、この方法によるとプラズ
マの方向性を利用でき、かつマスクとエツチン
グ工程で残された部分の側壁に付着するSi膜１
８′の膜質が堆積中に活性化されにくいので不
純物を含んだままのSi膜ができ、従つて後のエ
ツチング工程でのＶ字溝形成が容易に行なえる
からである。

(d)：上記Si膜の一部をエツチングする。本実施例
では、フツ酸系のエツチング液を用い等方性エ
ツチングを行なつた。Si膜１８に比べて側壁に
付着したSi膜１８′の方がエツチング速度が早
いので、この工程によりＶ字溝１９が形成さ
れ、ゲート電極用の多結晶Si層１５の配線用Si
膜１８とが分離する。

(e)：Moのマスク１６をH₂SO₄／H₂O₂混合液中で
溶解しリフトオフする。Mo膜は上記混合液中
で70μｍ／min程度のサイドエツチングがある
ため、大面積でも容易にリフトオフができる。
この工程により多結晶Si層１５（ゲート電極
５）Si膜１８（配線７，９）の露出表面は平坦
な平面を有する構造が得られる。この上からイ
オン注入技術を用いてSiにｎ形導電性を持たせ
る元素を注入せしめて、多結晶Si層１５とSi膜
１８をｎ形導電性を有する導電材料層とすると
同時に基板２の主面でＶ字溝１９で分離されて
いる領域をｎ導電形領域６，６′とする。

(f)：700〜1100℃程度の温度範囲でプロセス上最
適な温度を選択して熱処理を行なうと、Si膜１
８にドープされた元素はSi基板２の主面に拡散
してソース用ｎ導電形領域６とドレイン用ｎ導
電形領域６′が形成される。それと同時にSi膜
１８（配線７，９）とSi基板２のｎ導電形領域
６，６′の電気接点が良好になる。

次いでゲート電極５及び配線７，９を有する
基板表面全体に絶縁膜（SiO₂膜）２０を熱分
解法，スパツタ法又はECR型プラズマ堆積法
で堆積する。この時Ｖ字溝１９はSiO₂膜２０
によつて埋められて、SiO₂膜２０の表面はＶ
字溝のない平坦な構造が得られる。

以上の工程によつて、ｎチヤネル電界効果トラ
ンジスタの主要部が構成される。

なお、本実施例ではゲート電極のパタン１６に
Moを用いたが、Moの代りにＷ，Ti，Zr，Nb等
の高融点金属、あるいはこれらの高融点金属に酸
素や窒素を含んだものを用いてもよい。高融点金
属を用いる理由は、リフトオフの歩留りが100％
でなくて高融点金属の残りが生じても、その後の
例えば拡散工程等の熱処理時に汚染源とはならな
いので、高温処理が可能になるからである。勿
論、高融点金属の代りにホトレジストを用いてリ
フトオフを行なうことも可能であるが、この場合
には歩留り的にも完全なリフトオフ技術が要求さ
れる。

第４図ａ〜ｋは本発明に係る半導体装置の第２
の実施例の製造方法を工程順に示した断面図で、
同図ｋは完成した１トランジスタ型メモリセルの
主要部の構造を示している。

第４図ｋに示した半導体装置は、従来技術で説
明した第２図の構造に対応するもので、ｐ形半導
体の基板２の主面に絶縁膜（ゲート酸化膜）４を
介して、導電材料で形成したワード線用配線（電
極）１２とMOSキヤパシタ用電極１３を有する
とともに、基板主面に形成されたｎ導電形領域６
の上に直接に堆積された導電材料で電気接点を形
成するピツト線用配線（電極）２１を設けたもの
である。

図から分かるように、各電極，配線の露出表面
の平坦化と分離の微細化が達成されている。

次に第４図の図面の順番に対応させて、上記本
発明の半導体装置の製造方法を説明する。

(a)：単結晶Siの基板２の主面に素子間分離領域
（厚いSiO₂膜）３，絶縁膜（SiO₂膜，ゲート酸
化膜）４及び多結晶Si層（第１の導電材料層と
なる）１５を形成する。この多結晶Si層１５上
に高融点金属Moでキヤパシタ用電極１３形成
用のパタン１６を設ける。

(b)：パタン（Moのマスク）１６で覆われていな
い部分の多結晶Si層１５をエツチングし、
SiO₂膜（ゲート酸化膜）４の表面を露出させ
る。

(c)：上記Moのマスク１６とエツチング工程で残
された部分を含む基板２の表面全体にSi膜（第
２の導電材料層となる）１８，１８′をスパツ
タ法、ECR型プラズマ堆積法等の堆積法で堆
積する。

(d)：上記Si膜の一部を等方性エツチングすると、
Si膜１８に比べて側壁に付着したSi膜１８′の
方がエツチング速度が速いので、Ｖ字溝１９が
形成され、多結晶Si層１５とSi膜１８とが分離
する。

(e)：Moのマスク１６をH₂SO₄／H₂O₂混合液中で
溶解しリフトオフする。リフトオフ後はＶ字溝
１９により側壁が互に分離され露出表面がほぼ
同一平面内にある多結晶Si層１５とSi層１８が
得られる。ここまでの工程は第１の実施例〔第
３図ａ〜ｅ〕で説明したのとほとんど同じであ
る。

(f)：ワード線用配線（電極）１２を形成するため
のMoのパターン（マスク）１６′を設ける。

(g)：Moのマスク１６′で覆われていない部分のSi
膜１８とSiO₂膜４をエツチングし、基板２の
主面１７を露出させる。この工程は第３図ｂと
同一工程である。

(h)：表面全体にSi膜１８″，１８を堆積する。
この工程は第３図ｃと同一工程である。

(i)：上記Si膜の一部を等方性エツチングしてＶ字
溝１９′を形成し、ビツト線用配線（電極）２
１をワード線用配線（電極）１２と分離して形
成する。この工程は第３図ｄと同一工程であ
る。

(j)：リフトオフ工程によりMoのマスク１６′と
その上に堆積したSi膜１８″を取り除く。次い
でイオン注入を行なつて各配線（電極）にｎ形
導電性をもたせると同時にＶ字溝１９，１９′
部分の基板２中にｎ導電形領域６，６′を形成
する。この工程は第３図ｅと同一工程である。

(k)：各配線（電極）を有する基板表面全体に
SiO₂膜（絶縁膜）２０をECR型プラズマ堆積
法等で堆積し、Ｖ字溝１９，１９′を埋めて平
坦な表面を有する構造を得る。その後、不活性
ガス中で例えば900〜1100℃の熱処理を行なう。
この熱処理によりSi膜１８″（ビツト線用配線
２１）にドープされた元素は基板２の主面に拡
散し、ｎ導電形領域６を形成し、かつビツト線
用配線（電極）２１とｎ導電形領域６の電気接
点が良好になる。この工程は第３図ｆの工程に
対応するものである。

以上の工程によつて、１トランジスタ型メモリ
セルの主要部が構成される。

第５図ａ〜ｆは本発明に係る半導体装置の第３
の実施例（npn形バイポーラトランジスタの主要
部）の製造方法を工程順に示した断面図、第６図
は第５図に示した本発明の工程を含んで構成され
たnpn形バイポーラトランジスタの断面図であ
る。

まず、第６図を用いて構造の説明をする。図に
おいて、２２はＢをドープしたSi膜（導電材料）
で形成したベース電極、２３はAs又はＰをドー
プしたSi膜（導電材料）で形成したエミツタ電
極、２４はベース用p⁺導電形領域、２５はエミ
ツタ用n⁺導電形領域、２６はベース用ｐ導電形
領域、２７はAs又はＰをドープしたSi膜（導電
材料）で形成したコレクタ電極、２８はコレクタ
用ｎ導電形領域、２９，３０はコレクタ用n⁺導
電形領域である。

このバイポーラトランジスタは、図から分かる
ように、平坦な主面を有する半導体基板の上に直
接に導電材料で形成したベース電極２２，エミツ
タ電極２３及びコレクタ電極２７を堆積している
ので、これら電極の露出面の平坦化が得られ、か
つＶ字溝１９，１９″の形成により各電極間の分
離幅の微細化が容易に達成できるという特徴を有
している。また、ベースコンクタトがエミツタに
充分近づけて形成できるので、トランジスタの占
有面積を小さくでき、ベースの直列抵抗が小さく
なる。また、酸化物分離によつてエミツタとベー
スの周囲を酸化物で囲んでいるので、ベース―コ
レクタ間容量が小さくなる。

次に、第５図を用い図面ａ〜ｆの順番に対応さ
せて、上記本発明のバイポーラトランジスタの主
要部の製造方法を説明する。

(a)：単結晶Si基板の表面に素子間分離領域（厚い
SiO₂膜）３とｐ導電形領域２６を選択的に形
成し、この上にＢをドープした多結晶Si層１
５′を減圧CVD法等により堆積する。

(b)：この多結晶Si層１５′上に高融点のMoからな
るベース電極形成用のパタン１６″をホトエツ
チング技術によつて形成する。次いでMoのマ
スクで覆われていない多結晶Si層１５′をエツ
チングし、ｐ導電形領域２６の表面を露出させ
る。

(c)：上記エツチング工程で残さた部分を含む基板
上の全面をＰ又はAsをドープしたSi膜１８′′′′，
８′′′′をスパツタ法，ECR型プラズマ堆積法等
の堆積法で堆積する。

(d)：等方性エツチングを行ないＶ字溝１９を形成
し、エミツタ電極用Si層１８′′′′とベース電極
用単結晶Si層１５′とを分離する。

(e)：H₂SO₄／H₂O₂混合液又ね100℃程度のH₂O₂
液中でリフトオフする。リフトオフ後、不活性
ガス中での熱処理により、多結晶Si層１５′中
のＢとSi膜１８′′′′中のＰ又はAsをｐ導電形領
域２６中に拡散せしめ、ベース用p⁺導電形領
域２４とエミツタ用n⁺導電形領域２５を形成
する。この工程により、エミツタ電極２３とベ
ース電極２２の露出側面は互いにＶ字溝１９に
より分離し、露出表面は同一平面内に形成され
た構造が得られる。

(f)：この上にECR型プラズマ堆積法等により、
Ｖ字溝１９をSiO₂膜（絶縁膜；多層配線を行
なう場合には層間絶縁膜となる）２０で埋めか
つ平坦な表面を有する構造を得る。

以上の工程によりバイポーラトランジスタの主
要部が構成される。

第７図は本発明に係る半導体装置の第４の実施
例（電極及び配線の構成例）を示すもので、同図
ａは平面図、ｂはａのＡ―A′線における断面図
である。

この半導体装置は平坦な半導体基板２の主面上
もしくは半導体基板上に設けた絶縁膜上に直接に
堆積された導電材料で形成した複数の電極，配線
３１と絶縁性物質で形成した絶縁体層３２を有し
上記電極，配線３１と絶縁体層３２の露出表面が
同一平面に形成され、複数の電極，配線３１がＶ
字溝１９ならびに絶縁体層３２によつてそれぞれ
絶縁され、かつ任意の電極形状又は配線形状に容
易にパターンニング可能な構造を有している。こ
の構造の製造方法は前述した実施例１〜３におけ
る工程に準じて行なえばよいので説明を省略す
る。

なお、上記電極，配線を形成する導電材料とし
ては、半導体にｎ導電形もしくはｐ導電形不純物
を含有させたもの以外に高融点金属，多結晶シリ
コン，高融点金属シリサイド等も使用することが
できる。

以上説明したように、本発明の半導体装置は表
面段差が無いため、その上に形成される絶縁膜の
被覆形状や配線の断線が改善されるため、半導体
装置の製造歩留りが向上する利点があるばかりで
なく、配線や電極の相互間の分離幅を充分微細化
でき、高密度導電配線も容易に達成できるという
利点を有している。

【図面の簡単な説明】

第１図ａ〜ｄは従来のMOSトランジスタの製
造方法の主要工程を説明するための断面図、第２
図は従来のMOSダイナミツクメモリセルの要部
構造を説明するための断面図、第３図ａ〜ｆ、第
４図ａ〜ｋ及び第５図ａ〜ｆはそれぞれ本発明に
係る半導体装置の実施例の製造方法の主要工程を
説明するための断面図、第６図は本発明の製造方
法で構成されたバイポーラトランジスタの断面
図、第７図は本発明に係る半導体装置の実施例の
構造を示すものでａは平面図、ｂはａのＡ―
A′線における断面図である。 １……MOSトランジスタ、２……半導体基板、
３……素子間分離領域（厚いSiO₂膜）、４……絶
縁膜（SiO₂膜、ゲート酸化膜）、５……ゲート電
極、６，６′，６″……ｎ導電形領域（n⁺拡散
層）、７，９……配線（電極）、８……絶縁膜、１
０……コンクタトホール、１１……導電材料層、
１２……ワード線用配線（電極）、１３……MOS
キヤパシタ用電極、１４……絶縁膜、１５，１
５′……多結晶Si層、１６，１６′，１６″……パ
タン（Moのマスク）、１７……基板の主面、１
８，１８′，１８″，１８，１８′′′′，１８′′
′′…
…Si膜、１９，１９′，１９″……Ｖ字溝、２０…
…絶縁膜（SiO₂膜）、２１……ビツト線用配線
（電極）、２２……ベース電極、２３……エミツタ
電極、２４……ベース用p⁺導電形領域、２５…
…エミツタ用n⁺導電形領域、２６……ベース用
ｐ導電形領域、２７……コレクタ電極、２８……
コレクタ用ｎ導電形領域、２９，３０……コレク
タ用n⁺導電形領域、３１……電極、配線、３２
……絶縁体層。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板の主面上に、同種または異種の導
   電材料で形成した複数の配線、電極のうちの少な
   くとも一方を備え、これらの複数の配線、電極の
   うち、それぞれ隣合う部分の側壁がＶ字溝によつ
   て互いに分離され、かつ、該Ｖ字溝の側壁の一方
   が上記半導体基板主面に対して垂直に形成されて
   いることを特徴とする半導体装置。 ２ 上記導電材料のうちの少なくとも１つの導電
   材料が、ｎ導電形もしくはｐ導電形不純物を含有
   する半導体であることを特徴とする特許請求の範
   囲第１項記載の半導体装置。 ３ 上記導電材料のうちの少なくとも１つの導電
   材料が、高融点金属、多結晶シリコン、または高
   融点金属シリサイドのいずれかであることを特徴
   とする特許請求の範囲第１項記載の半導体装置。 ４ 半導体基板の主面上もしくは半導体基板の主
   面上に設けた絶縁膜上に、第１の導電膜を形成す
   る工程と、該第１の導電膜上に高融点金属膜を形
   成する工程と、該高融点金属膜上にエツチング保
   護膜を島状に形成する工程と、該エツチング保護
   膜をマスクとして上記高融点金属膜を島状に、そ
   の側壁が上記半導体基板主面に対して垂直になる
   ようにエツチングする工程と、上記高融点金属膜
   または上記エツチング保護膜をマスクとして上記
   第１の導電膜、または上記第１の導電膜および上
   記絶縁膜を島状に、その側壁が上記半導体基板主
   面に対して垂直になるようにエツチングする工程
   と、上記半導体基板の表面全体に第２の導電膜を
   形成する工程と、該第２の導電膜の表面を軽くエ
   ツチングすることによつて該第２の導電膜の段差
   側壁部分を除去し、該第２の導電膜と上記第１の
   導電膜とを分離して段差部分の上記高融点金属膜
   をエツチング雰囲気に対して露出する工程と、上
   記高融点金属膜すべてを除去すると同時に上記高
   融点金属膜上に存在する上記第２の導電膜を除去
   する工程とを含むことを特徴とする半導体装置の
   製造方法。 ５ 上記第２の導電膜を形成する工程において、
   ECR型プラズマ堆積法により形成することを特
   徴とする特許請求の範囲第４項記載の半導体装置
   の製造方法。