JPH061812B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH061812B2 JPH061812B2 JP62331177A JP33117787A JPH061812B2 JP H061812 B2 JPH061812 B2 JP H061812B2 JP 62331177 A JP62331177 A JP 62331177A JP 33117787 A JP33117787 A JP 33117787A JP H061812 B2 JPH061812 B2 JP H061812B2
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Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 (イ)産業上の利用分野 本発明はＮＰＮトランジスタのｈFE制御を容易ならしめ
た、ＭＩＳ型の容量素子を組み込んだ半導体集積回路の
製造方法に関する。
た、ＭＩＳ型の容量素子を組み込んだ半導体集積回路の
製造方法に関する。
(ロ)従来の技術 バイポーラ型ＩＣは、コレクタとなる半導体層表面にベ
ース・エミッタを２重拡散して形成した縦型のＮＰＮト
ランジスタを主体として構成されている。その為、前記
ＮＰＮトランジスタを製造するベース及びエミッタ拡散
工程は必要不可欠の工程であり、コレクタ直列抵抗を低
減する為の高濃度埋込層形成工程やエピタキシャル層成
長工程、各素子を接合分離する為の分離領域形成工程や
電気的接続の為の電極形成工程等と並んでバイポーラ型
ＩＣを製造するのに欠かせない工程（基本工程）であ
る。
ース・エミッタを２重拡散して形成した縦型のＮＰＮト
ランジスタを主体として構成されている。その為、前記
ＮＰＮトランジスタを製造するベース及びエミッタ拡散
工程は必要不可欠の工程であり、コレクタ直列抵抗を低
減する為の高濃度埋込層形成工程やエピタキシャル層成
長工程、各素子を接合分離する為の分離領域形成工程や
電気的接続の為の電極形成工程等と並んでバイポーラ型
ＩＣを製造するのに欠かせない工程（基本工程）であ
る。
一方、回路的な要求から他の素子、例えばＰＮＰトラン
ジスタ、抵抗、容量、ツェナーダイオード等を同一基板
上に組み込みたい要求がある。この場合、工程の簡素化
という点から可能な限り前記基本工程を流用した方が好
ましいことは言うまでもない。しかしながら、前記ベー
ス及びエミッタ拡散工程はＮＰＮトランジスタの特性を
最重要視して諸条件が設定される為、前記基本工程だけ
では集積化が困難な場合が多い。そこで、基本的なＮＰ
Ｎトランジスタの形成を目的とせず、他の素子を組み込
む為もしくは他素子の特性を向上することを目的として
新規な工程を追加することがある。例えば前記エミッタ
拡散によるカソード領域とでツェナーダイオードのツェ
ナー電圧を制御するアノード領域を形成する為のＰ+拡
散工程、ベース領域とは比抵抗が異る抵抗領域を形成す
る為のＲ拡散工程やインプラ低抗形成工程、ＭＯＳ型よ
りも大きな容量が得られる窒化膜容量を形成する為の窒
化膜形成工程、ＮＰＮトランジスタのコレクタ直列抵抗
を更に低減する為のコレクタ低抵抗領域形成工程等がそ
れであり、全てバイポーラＩＣの用途や目的及びコスト
的な面から検討して追加するか否かが決定される工程
（オプション工程）である。
ジスタ、抵抗、容量、ツェナーダイオード等を同一基板
上に組み込みたい要求がある。この場合、工程の簡素化
という点から可能な限り前記基本工程を流用した方が好
ましいことは言うまでもない。しかしながら、前記ベー
ス及びエミッタ拡散工程はＮＰＮトランジスタの特性を
最重要視して諸条件が設定される為、前記基本工程だけ
では集積化が困難な場合が多い。そこで、基本的なＮＰ
Ｎトランジスタの形成を目的とせず、他の素子を組み込
む為もしくは他素子の特性を向上することを目的として
新規な工程を追加することがある。例えば前記エミッタ
拡散によるカソード領域とでツェナーダイオードのツェ
ナー電圧を制御するアノード領域を形成する為のＰ+拡
散工程、ベース領域とは比抵抗が異る抵抗領域を形成す
る為のＲ拡散工程やインプラ低抗形成工程、ＭＯＳ型よ
りも大きな容量が得られる窒化膜容量を形成する為の窒
化膜形成工程、ＮＰＮトランジスタのコレクタ直列抵抗
を更に低減する為のコレクタ低抵抗領域形成工程等がそ
れであり、全てバイポーラＩＣの用途や目的及びコスト
的な面から検討して追加するか否かが決定される工程
（オプション工程）である。
上記オプション工程を利用して形成した従来のＭＩＳ型
容量の一例を第４図に示す。同図において、(1)はＰ型
基板、(2)はＮ型エピタキシャル層、(3)はＮ+型埋込
層、(4)はＰ+型分離領域、(5)はアイランド、(6)はエミ
ッタ拡散によるＭＩＳ型容量のＮ+型下部電極領域、(7)
は誘電体薄膜としてのシリコン窒化膜(Si3N4)、(8)は上
部電極、(9)は酸化膜、(10)は電極である。尚、窒化膜
を利用したＭＩＳ型容量は例えば特開昭６０−２４４０
５６号公報に記載されている。
容量の一例を第４図に示す。同図において、(1)はＰ型
基板、(2)はＮ型エピタキシャル層、(3)はＮ+型埋込
層、(4)はＰ+型分離領域、(5)はアイランド、(6)はエミ
ッタ拡散によるＭＩＳ型容量のＮ+型下部電極領域、(7)
は誘電体薄膜としてのシリコン窒化膜(Si3N4)、(8)は上
部電極、(9)は酸化膜、(10)は電極である。尚、窒化膜
を利用したＭＩＳ型容量は例えば特開昭６０−２４４０
５６号公報に記載されている。
(ハ)発明が解決しようとする問題点 しかしながら、従来のＭＩＳ型容量はエミッタ拡散によ
る下部電極領域(6)を使用している為、ＮＰＮトランジ
スタのエミッタ領域形成以後に誘電体薄膜(7)の形成工
程を配置しなければならない。すると、窒化膜形成時に
使用するＣＶＤの８００℃前後の熱処理が前記エミッタ
領域を拡散させてしまう為、窒化膜形成後に前記エミッ
タ領域のドライブイン工程を配置したとしてもＮＰＮト
ランジスタのｈFEのばらつきが大きく、そのコントロー
ルが難しい欠点があった。
る下部電極領域(6)を使用している為、ＮＰＮトランジ
スタのエミッタ領域形成以後に誘電体薄膜(7)の形成工
程を配置しなければならない。すると、窒化膜形成時に
使用するＣＶＤの８００℃前後の熱処理が前記エミッタ
領域を拡散させてしまう為、窒化膜形成後に前記エミッ
タ領域のドライブイン工程を配置したとしてもＮＰＮト
ランジスタのｈFEのばらつきが大きく、そのコントロー
ルが難しい欠点があった。
また、ＭＩＳ型容量を組み込む為のオプション工程を追
加したか否かで前記エミッタ領域のドライブイン条件を
変える必要がある為、機種別の工程管理を必要としその
共通化ができない欠点があった。
加したか否かで前記エミッタ領域のドライブイン条件を
変える必要がある為、機種別の工程管理を必要としその
共通化ができない欠点があった。
(ニ)問題点を解決するための手段 本発明は斯上した欠点に鑑みてなされ、分離領域形成で
利用した厚い酸化膜(27)を除去した後エピタキシャル層
(24)表面に新たに薄い酸化膜(29)を形成する工程と、こ
の酸化膜(29)を貫通してＮＰＮトランジスタのベース領
域(31)を形成するボロン(B)をイオン注入する工程と、
ＮＰＮトランジスタのエミッタ拡散に先立ってＭＩＳ型
容量の誘電体薄膜(32)を形成する工程と、然る後ＮＰＮ
トランジスタのエミッタ領域(34)を拡散形成することを
特徴とする。
利用した厚い酸化膜(27)を除去した後エピタキシャル層
(24)表面に新たに薄い酸化膜(29)を形成する工程と、こ
の酸化膜(29)を貫通してＮＰＮトランジスタのベース領
域(31)を形成するボロン(B)をイオン注入する工程と、
ＮＰＮトランジスタのエミッタ拡散に先立ってＭＩＳ型
容量の誘電体薄膜(32)を形成する工程と、然る後ＮＰＮ
トランジスタのエミッタ領域(34)を拡散形成することを
特徴とする。
(ホ)作用 本発明によれば、エミッタ拡散に先立って窒化膜の形成
を行うので、エミッタ領域(34)のデポジットからドライ
ブインまでの間の余分な熱処理を排除することができ
る。
を行うので、エミッタ領域(34)のデポジットからドライ
ブインまでの間の余分な熱処理を排除することができ
る。
(ヘ)実施例 以下、本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
先ず第１図Ａに示す如く、Ｐ型のシリコン半導体基板(2
1)の表面にアンチモン(Sb)又はヒ素(As)等のＮ型不純物
を選択的にドープすることによってＮ+型埋込層(22)を
形成し、埋込層(22)を囲む基板(21)表面にはボロン(B)
をドープして上下分離の下側拡散層(23)を形成する。然
る後、周知の気相成長法によって基板(21)全面に厚さ５
〜１０μｍのＮ型エピタキシャル層(24)を積層する。
1)の表面にアンチモン(Sb)又はヒ素(As)等のＮ型不純物
を選択的にドープすることによってＮ+型埋込層(22)を
形成し、埋込層(22)を囲む基板(21)表面にはボロン(B)
をドープして上下分離の下側拡散層(23)を形成する。然
る後、周知の気相成長法によって基板(21)全面に厚さ５
〜１０μｍのＮ型エピタキシャル層(24)を積層する。
次に第１図Ｂに示す如く、エピタキシャル層(23)表面か
らボロン(B)を選択的に拡散し、エピタキシャル層(24)
を接合分離することによって複数個のアイランド(25)を
形成する。(26)は上下分離の上側拡散層、(27)は酸化膜
である。
らボロン(B)を選択的に拡散し、エピタキシャル層(24)
を接合分離することによって複数個のアイランド(25)を
形成する。(26)は上下分離の上側拡散層、(27)は酸化膜
である。
と同時に、前記上側拡散層(26)の拡散工程を利用してＭ
ＩＳ型容量の下部電極となる下部電極領域(28)を形成す
る。本実施例によれば、工程を共通にできるので工程を
簡略化できる。むろん、Ｐ+型の拡散領域を単独又はツ
ェナーダイオードのアノード形成用工程等を利用しても
良く、後のベース拡散工程の前でも後でも良い。また、
下部電極領域(28)の拡散深さは全く問わず、不純物濃度
はＭＩＳ型容量のヒステリシスの関係から高不純物濃
度、例えば１０18atoms・cm-2以上であることが望まし
い。尚、本工程のボロン(B)のドライブインは酸化性雰
囲気内で長時間行う為、エピタキシャル層(24)表面には
膜厚５０００〜８０００Åの厚い酸化膜(27)が形成され
る。
ＩＳ型容量の下部電極となる下部電極領域(28)を形成す
る。本実施例によれば、工程を共通にできるので工程を
簡略化できる。むろん、Ｐ+型の拡散領域を単独又はツ
ェナーダイオードのアノード形成用工程等を利用しても
良く、後のベース拡散工程の前でも後でも良い。また、
下部電極領域(28)の拡散深さは全く問わず、不純物濃度
はＭＩＳ型容量のヒステリシスの関係から高不純物濃
度、例えば１０18atoms・cm-2以上であることが望まし
い。尚、本工程のボロン(B)のドライブインは酸化性雰
囲気内で長時間行う為、エピタキシャル層(24)表面には
膜厚５０００〜８０００Åの厚い酸化膜(27)が形成され
る。
次に第１図Ｃに示す如く、前記厚い酸化膜(27)を１０％
ＨＦ溶液等によって完全に除去し、エピタキシャル層(2
4)表面を露出する。その後再度熱酸化を行い、エピタキ
シャル層(24)表面に膜厚が数百〜１０００Å程度の新た
な薄い酸化膜(29)を形成する。エピタキシャル層(24)表
面にはボロン(B)のデポジット時に形成された段差が残
っているので、薄い酸化膜(29)表面にも前記段差が表れ
る。その為、以後のマスク合せを行うことができる。
ＨＦ溶液等によって完全に除去し、エピタキシャル層(2
4)表面を露出する。その後再度熱酸化を行い、エピタキ
シャル層(24)表面に膜厚が数百〜１０００Å程度の新た
な薄い酸化膜(29)を形成する。エピタキシャル層(24)表
面にはボロン(B)のデポジット時に形成された段差が残
っているので、薄い酸化膜(29)表面にも前記段差が表れ
る。その為、以後のマスク合せを行うことができる。
次に第１図Ｄに示す如く、エピタキシャル層(24)表面の
酸化膜(29)上にポジ又はネガ型のフォトレジストをスピ
ンオン塗布・露光し、現像することによって所望形状の
１回目レジストパターン(30)を形成する。その後レジス
トパターン(30)をマスクとしてボロン(B)を選択的に酸
化膜(29)を貫通させてイオン注入し、アイランド(25)の
表面にＮＰＮトランジスタのベース領域(31)を形成す
る。本工程を利用して下部電極領域(28)の表面にもボロ
ン(B)をイオン注入すれば、下部電極領域(28)表面の不
純物濃度を向上することができる。また、薄い酸化膜(2
9)を残すことで非酸化性雰囲気での熱処理が可能なの
で、エピタキシャル層(24)表面に結晶欠陥を発生させな
い。
酸化膜(29)上にポジ又はネガ型のフォトレジストをスピ
ンオン塗布・露光し、現像することによって所望形状の
１回目レジストパターン(30)を形成する。その後レジス
トパターン(30)をマスクとしてボロン(B)を選択的に酸
化膜(29)を貫通させてイオン注入し、アイランド(25)の
表面にＮＰＮトランジスタのベース領域(31)を形成す
る。本工程を利用して下部電極領域(28)の表面にもボロ
ン(B)をイオン注入すれば、下部電極領域(28)表面の不
純物濃度を向上することができる。また、薄い酸化膜(2
9)を残すことで非酸化性雰囲気での熱処理が可能なの
で、エピタキシャル層(24)表面に結晶欠陥を発生させな
い。
次に第１図Ｅに示す如く、エピタキシャル層(24)表面の
酸化膜(29)を選択的にエッチング除去して下部電極領域
(28)表面の一部を露出させ、エピタキシャル層(24)全面
に常圧ＣＶＤ法等の技術を用いて膜厚数百〜千数百Åの
シリコン窒化膜(Si3N4)を堆積させる。シリコン窒化膜
はシリコン酸化膜よりも高い誘電率を示すので、大容量
を形成することが可能である。そして、前記シリコン窒
化膜表面に周知のレジストパターンを形成し、ドライエ
ッチ等の技術を利用して前記露出した下部電極領域(28)
の表面を覆う誘電体薄膜(32)を形成する。
酸化膜(29)を選択的にエッチング除去して下部電極領域
(28)表面の一部を露出させ、エピタキシャル層(24)全面
に常圧ＣＶＤ法等の技術を用いて膜厚数百〜千数百Åの
シリコン窒化膜(Si3N4)を堆積させる。シリコン窒化膜
はシリコン酸化膜よりも高い誘電率を示すので、大容量
を形成することが可能である。そして、前記シリコン窒
化膜表面に周知のレジストパターンを形成し、ドライエ
ッチ等の技術を利用して前記露出した下部電極領域(28)
の表面を覆う誘電体薄膜(32)を形成する。
次に第１図Ｆに示す如く、誘電体薄膜(32)を覆う様に全
面にＣＶＤ法による膜厚数千Åの酸化膜(33)を形成し、
この酸化膜(33)の焼成を行う熱処理（ベーキング）を処
す。ところで、ベース領域(31)の拡散（ドライブイン）
は第１図Ｄの段階で行ってもよいが、ベース領域(31)が
プロセスの間中薄い酸化膜(29)で覆われているので、イ
オン注入した後本工程の熱処理と共通に行うことも可能
である。
面にＣＶＤ法による膜厚数千Åの酸化膜(33)を形成し、
この酸化膜(33)の焼成を行う熱処理（ベーキング）を処
す。ところで、ベース領域(31)の拡散（ドライブイン）
は第１図Ｄの段階で行ってもよいが、ベース領域(31)が
プロセスの間中薄い酸化膜(29)で覆われているので、イ
オン注入した後本工程の熱処理と共通に行うことも可能
である。
次に第１図Ｇに示す如く、今度はＮＰＮトランジスタの
ベース領域(31)表面とアイランド(25)表面の酸化膜(33)
を開孔し、この酸化膜(33)をマスクとしてリン(P)をデ
ポジットすることによりＮ+型のエミッタ領域(34)とコ
レクタコンタクト領域(35)を形成する。然る後、酸化性
又は非酸化性雰囲気内の熱処理を加えることによってエ
ミッタ領域(36)を所望深さまで拡散（ドライブイン）す
る。尚、窒化膜(Si3N4)表面にリン(P)をデポジットする
と両者が反応してグラス化する為、ＣＶＤ酸化膜(33)で
保護することにより誘電体薄膜(32)の膜減りを防いであ
る。
ベース領域(31)表面とアイランド(25)表面の酸化膜(33)
を開孔し、この酸化膜(33)をマスクとしてリン(P)をデ
ポジットすることによりＮ+型のエミッタ領域(34)とコ
レクタコンタクト領域(35)を形成する。然る後、酸化性
又は非酸化性雰囲気内の熱処理を加えることによってエ
ミッタ領域(36)を所望深さまで拡散（ドライブイン）す
る。尚、窒化膜(Si3N4)表面にリン(P)をデポジットする
と両者が反応してグラス化する為、ＣＶＤ酸化膜(33)で
保護することにより誘電体薄膜(32)の膜減りを防いであ
る。
次に第１図Ｈに示す如く、酸化膜(33)上にネガ又はポジ
型のフォトレジストによるレジストパターンを形成し、
ウェット又はドライエッチングによって誘電体薄膜(32)
上の酸化膜(33)を除去し、さらに酸化膜(33)の所望の部
分に電気的接続の為のコンタクトホールを開孔する。そ
して、基板(21)全面に周知の蒸着又はスパッタ技術によ
りアルミニウム層を形成し、このアルミニウム層を再度
パターニングすることによって所望形状の電極(36)と誘
電体薄膜(32)上の上部電極(37)を形成する。
型のフォトレジストによるレジストパターンを形成し、
ウェット又はドライエッチングによって誘電体薄膜(32)
上の酸化膜(33)を除去し、さらに酸化膜(33)の所望の部
分に電気的接続の為のコンタクトホールを開孔する。そ
して、基板(21)全面に周知の蒸着又はスパッタ技術によ
りアルミニウム層を形成し、このアルミニウム層を再度
パターニングすることによって所望形状の電極(36)と誘
電体薄膜(32)上の上部電極(37)を形成する。
斯上した本願の製造方法によれば、ＮＰＮトランジスタ
のエミッタ拡散に先立ってＭＩＳ型容量の誘電体薄膜(3
2)を形成したので、エミッタ領域(34)形成用のリン(P)
のデポジットからリン(P)のドライブインの間にオプシ
ョンデバイスを組み込む為の熱処理を配置せずに済む。
その為、エミッタ領域(34)のばらつきが少いのでＮＰＮ
トランジスタのｈFEのばらつきを大幅に抑制することが
でき、そのコントロールを容易にできる。また、オプシ
ョンデバイスを組み込む組み込まないにかかわらずエミ
ッタ領域(34)の熱処理条件を一本化できるので、機種別
の工程管理が極めて容易になる。
のエミッタ拡散に先立ってＭＩＳ型容量の誘電体薄膜(3
2)を形成したので、エミッタ領域(34)形成用のリン(P)
のデポジットからリン(P)のドライブインの間にオプシ
ョンデバイスを組み込む為の熱処理を配置せずに済む。
その為、エミッタ領域(34)のばらつきが少いのでＮＰＮ
トランジスタのｈFEのばらつきを大幅に抑制することが
でき、そのコントロールを容易にできる。また、オプシ
ョンデバイスを組み込む組み込まないにかかわらずエミ
ッタ領域(34)の熱処理条件を一本化できるので、機種別
の工程管理が極めて容易になる。
そして更に本発明によれば、分離領域形成時に生成され
る厚い酸化膜(27)を除去して改めて薄い酸化膜(29)を付
け直すので、この薄い酸化膜(29)を貫通させてイオン注
入を行うことができる。その為、厚い酸化膜(27)を高精
度にエッチング開孔する為のＲＩＥ装置等の高価な機器
を使用せずに済み、さらにエピタキシャル層(24)表面の
結晶欠陥を防止できる。
る厚い酸化膜(27)を除去して改めて薄い酸化膜(29)を付
け直すので、この薄い酸化膜(29)を貫通させてイオン注
入を行うことができる。その為、厚い酸化膜(27)を高精
度にエッチング開孔する為のＲＩＥ装置等の高価な機器
を使用せずに済み、さらにエピタキシャル層(24)表面の
結晶欠陥を防止できる。
また、ベース領域(31)表面を薄い酸化膜(29)が覆うの
で、ベース領域(31)のドライブインを後まわしにするこ
とも可能であり、そうすることによってＣＶＤ酸化膜(3
3)のベーキングと共通にすることができる。さらにＣＶ
Ｄ酸化膜(33)によるベース領域(31)の不純物濃度を２０
０〜４００Ω／□と比較的低く設定することによりｈFE
のばらつきを一層抑えることができる。
で、ベース領域(31)のドライブインを後まわしにするこ
とも可能であり、そうすることによってＣＶＤ酸化膜(3
3)のベーキングと共通にすることができる。さらにＣＶ
Ｄ酸化膜(33)によるベース領域(31)の不純物濃度を２０
０〜４００Ω／□と比較的低く設定することによりｈFE
のばらつきを一層抑えることができる。
ところで、本願のＭＩＳ型容量の下部電極領域(28)は様
々な実施態様をとる。第２図は本願の第２の実施例を示
し、上下分離では無く通常分離方式のＩＣに適用した例
を示す。同図から明らかな如く、分離領域(40)の形成と
同時にＭＩＳ型容量の下部電極領域(28)を形成し、下部
電極領域(28)の底面を全て埋込層(22)に衝突させること
によってＭＩＳ型容量の下部電極を基板(21)の接地電位
から分離した構造を有する。さらに第３図は本願の第３
の実施例を示し、ＮＰＮトランジスタのＶCE(sat)低減
を目的としたＮ+型のコレクタ低抵抗領域(41)を具備す
るＩＣに適用した例を示す。同図から明らかな如く、コ
レクタ低抵抗領域(41)の形成と同時にＭＩＳ型容量の下
部電極領域(28)を形成し、その後第１図Ｃの工程へ移行
すれば良い。
々な実施態様をとる。第２図は本願の第２の実施例を示
し、上下分離では無く通常分離方式のＩＣに適用した例
を示す。同図から明らかな如く、分離領域(40)の形成と
同時にＭＩＳ型容量の下部電極領域(28)を形成し、下部
電極領域(28)の底面を全て埋込層(22)に衝突させること
によってＭＩＳ型容量の下部電極を基板(21)の接地電位
から分離した構造を有する。さらに第３図は本願の第３
の実施例を示し、ＮＰＮトランジスタのＶCE(sat)低減
を目的としたＮ+型のコレクタ低抵抗領域(41)を具備す
るＩＣに適用した例を示す。同図から明らかな如く、コ
レクタ低抵抗領域(41)の形成と同時にＭＩＳ型容量の下
部電極領域(28)を形成し、その後第１図Ｃの工程へ移行
すれば良い。
(ト)発明の効果 以上説明した如く、本発明によればＭＩＳ型容量を組み
込んだことによるＮＰＮトランジスタのｈFEコントロー
ルの難しさを解消できる半導体集積回路の製造方法を提
供できる利点を有する。また、エミッタ領域(34)の熱処
理条件を一本化できるので、機種別の工程管理を簡略化
でき、さらには異る機種のウェハーを同時に熱処理する
といった多機種少量生産が可能になる利点をも有する。
込んだことによるＮＰＮトランジスタのｈFEコントロー
ルの難しさを解消できる半導体集積回路の製造方法を提
供できる利点を有する。また、エミッタ領域(34)の熱処
理条件を一本化できるので、機種別の工程管理を簡略化
でき、さらには異る機種のウェハーを同時に熱処理する
といった多機種少量生産が可能になる利点をも有する。
そして本発明によれば、改めて形成した薄い酸化膜(29)
を利用して工程を進めるので、製造を容易にし且つベー
ス領域(31)表面のデプリートを抑えることによって一層
ｈFEの制御を容易ならしめる利点をも有する。
を利用して工程を進めるので、製造を容易にし且つベー
ス領域(31)表面のデプリートを抑えることによって一層
ｈFEの制御を容易ならしめる利点をも有する。
第１図Ａ乃至第１図Ｈは本発明を説明する為の断面図、
第２図及び第３図は夫々本発明の第２及び第３の実施例
を説明する為の断面図、第４図は従来例を説明する為の
断面図である。 (21)はＰ型基板、 (28)はＭＩＳ型容量の下部電極領
域、 (29)は薄い酸化膜、 (31)はＮＰＮトランジスタ
のベース領域、 (32)はＭＩＳ型容量の誘電体薄膜、
(34)はＮＰＮトランジスタのエミッタ領域である。
第２図及び第３図は夫々本発明の第２及び第３の実施例
を説明する為の断面図、第４図は従来例を説明する為の
断面図である。 (21)はＰ型基板、 (28)はＭＩＳ型容量の下部電極領
域、 (29)は薄い酸化膜、 (31)はＮＰＮトランジスタ
のベース領域、 (32)はＭＩＳ型容量の誘電体薄膜、
(34)はＮＰＮトランジスタのエミッタ領域である。
Claims (1)
- 【請求項１】一導電型半導体基板の所望の領域に逆導電
型の埋込層を形成する工程、 前記基板の上に逆導電型のエピタキシャル層を形成する
工程、 前記エピタキシャル層を分離する分離領域の形成と同時
か、または縦型バイポーラトランジスタのコレクタ低抵
抗領域の形成と同時に、ＭＩＳ型容量の下部電極領域を
形成する工程、 前記エピタキシャル層表面に形成された厚い酸化膜を除
去して前記エピタキシャル層表面を露出し、改めて前記
エピタキシャル層表面に比較的薄い酸化膜を形成する工
程、 前記薄い酸化膜を通して一導電型の不純物をイオン注入
することにより前記縦型バイポーラトランジスタのベー
ス領域を形成する工程、 前記薄い酸化膜に前記下部電極領域の表面の一部を露出
する開口部を形成し、この開口部を被うようにＣＶＤ法
によるシリコン窒化膜からなる前記ＭＩＳ型容量の誘電
体薄膜を形成する工程、 前記ベース領域の表面に逆導電型の不純物を選択拡散し
て前記バイポーラトランジスタのエミッタ領域を形成す
る工程、 全面に電極材料を被覆し、これをパターニングすること
により前記誘電体薄膜の上を被覆する上部電極と各拡散
領域にコンタクトする電極とを形成する工程とを具備す
ることを特徴とする半導体集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62331177A JPH061812B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体集積回路の製造方法 |
| KR1019880015179A KR910009784B1 (ko) | 1987-11-17 | 1988-11-17 | 반도체집적회로의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62331177A JPH061812B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01171264A JPH01171264A (ja) | 1989-07-06 |
| JPH061812B2 true JPH061812B2 (ja) | 1994-01-05 |
Family
ID=18240748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62331177A Expired - Lifetime JPH061812B2 (ja) | 1987-11-17 | 1987-12-25 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061812B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6199364A (ja) * | 1984-10-22 | 1986-05-17 | Fujitsu Ltd | 抵抗層の形成方法 |
| JPS621259A (ja) * | 1985-06-26 | 1987-01-07 | Sharp Corp | 半導体抵抗素子の形成方法 |
-
1987
- 1987-12-25 JP JP62331177A patent/JPH061812B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01171264A (ja) | 1989-07-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |