JPH0583192B2 - - Google Patents
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- JPH0583192B2 JPH0583192B2 JP62292407A JP29240787A JPH0583192B2 JP H0583192 B2 JPH0583192 B2 JP H0583192B2 JP 62292407 A JP62292407 A JP 62292407A JP 29240787 A JP29240787 A JP 29240787A JP H0583192 B2 JPH0583192 B2 JP H0583192B2
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- forming
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Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明はMIS型容量素子を組み込んだ半導体集
積回路の、NPNトランジスタのhFE制御を容易な
らしめた製造方法に関する。
積回路の、NPNトランジスタのhFE制御を容易な
らしめた製造方法に関する。
(ロ) 従来の技術
バイポーラ型ICは、コレクタとなる半導体層
表面にベース、エミツタを２重拡散して形成した
縦型のNPNトランジスタを主体として構成され
ている。その為、前記NPNトランジスタを製造
するベース及びエミツタ拡散工程は必要不可欠の
工程であり、コレクタ直列抵抗を低減する為の高
濃度埋込層形成工程やエピタキシヤル層成長工
程、各素子を接合分離する為の分離領域形成工程
や電気的接続の為の電極形成工程等と並んでバイ
ポーラ型ICを製造するのに欠かせない工程（基
本工程）である。
表面にベース、エミツタを２重拡散して形成した
縦型のNPNトランジスタを主体として構成され
ている。その為、前記NPNトランジスタを製造
するベース及びエミツタ拡散工程は必要不可欠の
工程であり、コレクタ直列抵抗を低減する為の高
濃度埋込層形成工程やエピタキシヤル層成長工
程、各素子を接合分離する為の分離領域形成工程
や電気的接続の為の電極形成工程等と並んでバイ
ポーラ型ICを製造するのに欠かせない工程（基
本工程）である。
一方、回路的な要求から他の素子、例えば
PNPトランジスタ、抵抗、容量、ツエナーダイ
オード等を同一基板上に組み込みたい要求があ
る。この場合、工程の簡素化という点から可能な
限り前記基本工程を流用した方が好ましいことは
言うまでもない。しかしながら、前記ベース及び
エミツタ拡散工程はNPNトランジスタの特性を
最重要視して諸条件が設定される為、前記基本工
程だけでは集積化が困難な場合が多い。そこで、
基本的なNPNトランジスタの形成を目的とせず、
他の素子を組み込む為もしくは他素子の特性を向
上することを目的として新規な工程を追加するこ
とがある。例えば前記エミツタ拡散によるカソー
ド領域とでツエナーダイオードのツエナー電圧を
制御するアノード領域を形成する為のP+拡散工
程、ベース領域とは比抵抗が異なる抵抗領域を形
成する為のＲ拡散工程やインプラ抵抗形成工程、
MOS型よりも大きな容量が得られる窒化膜容量
を形成する為の窒化膜形成工程、NPNトランジ
スタのコレクタ直列抵抗を更に低減する為のコレ
クタ低抵抗領域形成工程等がそれであり、全てバ
イポーラICの用途や目的及びコスト的な面から
検討して追加するか否かが決定される工程（オプ
シヨン工程）である。
PNPトランジスタ、抵抗、容量、ツエナーダイ
オード等を同一基板上に組み込みたい要求があ
る。この場合、工程の簡素化という点から可能な
限り前記基本工程を流用した方が好ましいことは
言うまでもない。しかしながら、前記ベース及び
エミツタ拡散工程はNPNトランジスタの特性を
最重要視して諸条件が設定される為、前記基本工
程だけでは集積化が困難な場合が多い。そこで、
基本的なNPNトランジスタの形成を目的とせず、
他の素子を組み込む為もしくは他素子の特性を向
上することを目的として新規な工程を追加するこ
とがある。例えば前記エミツタ拡散によるカソー
ド領域とでツエナーダイオードのツエナー電圧を
制御するアノード領域を形成する為のP+拡散工
程、ベース領域とは比抵抗が異なる抵抗領域を形
成する為のＲ拡散工程やインプラ抵抗形成工程、
MOS型よりも大きな容量が得られる窒化膜容量
を形成する為の窒化膜形成工程、NPNトランジ
スタのコレクタ直列抵抗を更に低減する為のコレ
クタ低抵抗領域形成工程等がそれであり、全てバ
イポーラICの用途や目的及びコスト的な面から
検討して追加するか否かが決定される工程（オプ
シヨン工程）である。
上記オプシヨン工程を利用してMIS型容量を第
４図に示す。同図において、１はＰ型半導体基
板、２はＮ型エピタキシヤル層、３はN+型埋込
層、４はP+型分離領域、５はアイランド、６は
エミツタ拡散によるN+型の下部電極領域、７は
高誘電率絶縁体としてのシリコン窒化膜
（Si3N4）、８はアルミニウム材料から成る上部電
極、９は酸化膜、１０は電極である。尚、窒化膜
を利用したMIS型容量としては、例えば特開昭60
−244056号公報に記載されている。
４図に示す。同図において、１はＰ型半導体基
板、２はＮ型エピタキシヤル層、３はN+型埋込
層、４はP+型分離領域、５はアイランド、６は
エミツタ拡散によるN+型の下部電極領域、７は
高誘電率絶縁体としてのシリコン窒化膜
（Si3N4）、８はアルミニウム材料から成る上部電
極、９は酸化膜、１０は電極である。尚、窒化膜
を利用したMIS型容量としては、例えば特開昭60
−244056号公報に記載されている。
(ハ) 発明が解決しようとする問題点
しかしながら、従来のMIS型容量は下部電極と
してNPNトランジスタのエミツタ領域を利用し
ている為、エミツタ領域形成用のＮ型不純物をデ
ポした後に窒化膜を形成し、その後でＮ型不純物
のドライブインを行なわなければならない。する
と、窒化膜のデポに使用する800℃前後の熱処理
がエミツタ領域を拡散させる為、NPNトランジ
スタのhFE（電流増幅率）のばらつきが大きく、そ
のコントロールが難しい欠点があつた。
してNPNトランジスタのエミツタ領域を利用し
ている為、エミツタ領域形成用のＮ型不純物をデ
ポした後に窒化膜を形成し、その後でＮ型不純物
のドライブインを行なわなければならない。する
と、窒化膜のデポに使用する800℃前後の熱処理
がエミツタ領域を拡散させる為、NPNトランジ
スタのhFE（電流増幅率）のばらつきが大きく、そ
のコントロールが難しい欠点があつた。
また、窒化膜の形成に必要なオプシヨン工程を
追加したか否かエミツタ領域の熱処理条件を変更
する必要がある為、機種別の工程管理が必要であ
り、管理の共通化ができない欠点があつた。
追加したか否かエミツタ領域の熱処理条件を変更
する必要がある為、機種別の工程管理が必要であ
り、管理の共通化ができない欠点があつた。
(ニ) 問題点を解決するための手段
本発明は斯上した欠点に鑑みてなされ、MIS型
容量の下部電極として分離領域２４を利用すると
共に、エピタキシヤル層２３表面からボロン(B)を
選択拡散することによつて分離領域２４と第１の
下部電極領域２６を形成する工程と、再度ボロン
(B)を選択的に導入することによつてベース領域２
７と第１の下部電極領域２６に重畳する第２の下
部電極領域２８を形成する工程と、第１及び第２
の下部電極領域２６，２８表面に窒化膜
（Si3N4）を堆積し、MIS型容量の誘電体薄膜３
０を形成した後にNPNトランジスタのエミツタ
拡散を行うことを特徴とする。
容量の下部電極として分離領域２４を利用すると
共に、エピタキシヤル層２３表面からボロン(B)を
選択拡散することによつて分離領域２４と第１の
下部電極領域２６を形成する工程と、再度ボロン
(B)を選択的に導入することによつてベース領域２
７と第１の下部電極領域２６に重畳する第２の下
部電極領域２８を形成する工程と、第１及び第２
の下部電極領域２６，２８表面に窒化膜
（Si3N4）を堆積し、MIS型容量の誘電体薄膜３
０を形成した後にNPNトランジスタのエミツタ
拡散を行うことを特徴とする。
(ホ) 作用
本発明によれば、MIS型容量の下部電極として
分離領域２４を利用したので、エミツタ拡散工程
より先に窒化膜のデポを行うことができ、エミツ
タ領域３１形成以後のNPNトランジスタのhFEを
ばらつかせるような熱処理を排除できる。また、
ベース拡散工程を利用して第２と下部電極領域２
８を形成するので、下部電極の表面濃度を向上す
ることができる。
分離領域２４を利用したので、エミツタ拡散工程
より先に窒化膜のデポを行うことができ、エミツ
タ領域３１形成以後のNPNトランジスタのhFEを
ばらつかせるような熱処理を排除できる。また、
ベース拡散工程を利用して第２と下部電極領域２
８を形成するので、下部電極の表面濃度を向上す
ることができる。
(ヘ) 実施例
以下、本発明の一実施例を図面に参照しながら
詳細に説明する。
詳細に説明する。
第１図は本発明の半導体集積回路の断面構造を
示し、２１はＰ型のシリコン半導体基板、２２は
基板２１表面に複数個設けたN+型の埋込層、２
３は基板２１全面の上に積層して形成したＮ型の
エピタキシヤル層、２４はエピタキシヤル層２３
を貫通するP+型の分離領域、２５は分離領域２
４によつてエピタキシヤル層２３を島状に形成し
たアイランド、２６は１つのアイランド２５表面
に分離領域２４の拡散工程を利用して同時に形成
したエピタキシヤル層２３表面から埋込層２２ま
で達するP+型のMIS型容量の第１の下部電極領
域、２７は他のアイランド２５表面に形成した
NPNトランジスタのＰ型のベース領域、２８は
１つのアイランド２５表面に第１の下部電極領域
２６に重畳してベース領域２７と同時形成した第
２の下部電極領域、２９はエピタキシヤル層２３
表面を覆うシリコン酸化膜（SiO2）、３０は第１
及び第２の下部電極領域２６，２８の表面に堆積
したMIS型容量の誘電体薄膜、３１はベース領域
２７表面に形成したNPNトランジスタのN+型エ
ミツタ領域、３２はアイランド２５表面に形成し
たNPNトランジスタのコレクタ取出しの為のN+
型コレクタコンタクト領域、３３は各領域にコン
タクトホールを介してオーミツクコンタクトする
アルミニウム材料から成る電極、３４は誘電体薄
膜３０の上に第１及び第２の下部電極領域２６，
２８と対向するように設けた上部電極である。第
１の下部電極領域２６の底部は全て埋込層２２と
接する様に形成し、埋込層２２によつて第１の下
部電極領域２６を基板２１の接地電位から電気的
に絶縁する。その為、MIS型容量は電気的に独立
するので、回路構成上の制約が無い。
示し、２１はＰ型のシリコン半導体基板、２２は
基板２１表面に複数個設けたN+型の埋込層、２
３は基板２１全面の上に積層して形成したＮ型の
エピタキシヤル層、２４はエピタキシヤル層２３
を貫通するP+型の分離領域、２５は分離領域２
４によつてエピタキシヤル層２３を島状に形成し
たアイランド、２６は１つのアイランド２５表面
に分離領域２４の拡散工程を利用して同時に形成
したエピタキシヤル層２３表面から埋込層２２ま
で達するP+型のMIS型容量の第１の下部電極領
域、２７は他のアイランド２５表面に形成した
NPNトランジスタのＰ型のベース領域、２８は
１つのアイランド２５表面に第１の下部電極領域
２６に重畳してベース領域２７と同時形成した第
２の下部電極領域、２９はエピタキシヤル層２３
表面を覆うシリコン酸化膜（SiO2）、３０は第１
及び第２の下部電極領域２６，２８の表面に堆積
したMIS型容量の誘電体薄膜、３１はベース領域
２７表面に形成したNPNトランジスタのN+型エ
ミツタ領域、３２はアイランド２５表面に形成し
たNPNトランジスタのコレクタ取出しの為のN+
型コレクタコンタクト領域、３３は各領域にコン
タクトホールを介してオーミツクコンタクトする
アルミニウム材料から成る電極、３４は誘電体薄
膜３０の上に第１及び第２の下部電極領域２６，
２８と対向するように設けた上部電極である。第
１の下部電極領域２６の底部は全て埋込層２２と
接する様に形成し、埋込層２２によつて第１の下
部電極領域２６を基板２１の接地電位から電気的
に絶縁する。その為、MIS型容量は電気的に独立
するので、回路構成上の制約が無い。
斯上した本願の構造によれば、MIS型容量の下
部電極として分離領域２４と同時形成した第１の
下部電極領域２６を使用したので、誘電体薄膜３
０の形成工程をエミツタ拡散工程の前に配置する
ことができる。また、第１の下部電極領域２６に
重畳して第２の下部電極領域２８を設けたので、
下部電極の表面の不純物濃度を向上し、下部電極
の抵抗分を下げることができる。
部電極として分離領域２４と同時形成した第１の
下部電極領域２６を使用したので、誘電体薄膜３
０の形成工程をエミツタ拡散工程の前に配置する
ことができる。また、第１の下部電極領域２６に
重畳して第２の下部電極領域２８を設けたので、
下部電極の表面の不純物濃度を向上し、下部電極
の抵抗分を下げることができる。
以下、本願の製造方法を第２図Ａ乃至第２図Ｆ
を用いて説明する。
を用いて説明する。
先ず第２図Ａに示す如く、Ｐ型のシリコン半導
体基板２１の表面にアンチモン（Sb）又はヒ素
（As）等のＮ型不純物を選択的にドープしてN+
型埋込層２２を形成し、基板２１全面に厚さ５〜
10μのＮ型のエピタキシヤル層２３を積層する。
体基板２１の表面にアンチモン（Sb）又はヒ素
（As）等のＮ型不純物を選択的にドープしてN+
型埋込層２２を形成し、基板２１全面に厚さ５〜
10μのＮ型のエピタキシヤル層２３を積層する。
次に第２図Ｂに示す如く、基板２１表面からボ
ロン(B)を選択的に拡散することによつて、埋込層
２２を夫々取囲むようにエピタキシヤル層２３を
貫通するP+型の分離領域２４を形成する。分離
領域２４で囲まれたエピタキシヤル層２３が夫々
の回路素子を形成する為のアイランド２５とな
る。と同時に、分離領域２４拡散工程のボロン(B)
をアイランド２５表面の埋込層２２に対応する領
域にも拡散し、エピタキシヤル層２３表面から埋
込層２２に到達する第１の下部電極領域２６を形
成する。分離領域２４は飽和拡散で形成し、エピ
タキシヤル層２３を貫通させるのでその表面の不
純物濃度は1018atoms・cm-2前後となる。
ロン(B)を選択的に拡散することによつて、埋込層
２２を夫々取囲むようにエピタキシヤル層２３を
貫通するP+型の分離領域２４を形成する。分離
領域２４で囲まれたエピタキシヤル層２３が夫々
の回路素子を形成する為のアイランド２５とな
る。と同時に、分離領域２４拡散工程のボロン(B)
をアイランド２５表面の埋込層２２に対応する領
域にも拡散し、エピタキシヤル層２３表面から埋
込層２２に到達する第１の下部電極領域２６を形
成する。分離領域２４は飽和拡散で形成し、エピ
タキシヤル層２３を貫通させるのでその表面の不
純物濃度は1018atoms・cm-2前後となる。
次に第２図Ｃに示す如く、第１の下部電極領域
２６を形成したアイランド２５とは別のアイラン
ド２５の表面にボロン(B)を選択的にイオン注入又
は拡散することによつてNPNトランジスタのベ
ースとなるベース領域２７を形成する。と同時
に、１つのアイランド２５表面にも第１の下部電
極領域２６に重畳してボロン(B)を拡散し、MIS型
容量の第２の下部電極領域２８を形成する。
２６を形成したアイランド２５とは別のアイラン
ド２５の表面にボロン(B)を選択的にイオン注入又
は拡散することによつてNPNトランジスタのベ
ースとなるベース領域２７を形成する。と同時
に、１つのアイランド２５表面にも第１の下部電
極領域２６に重畳してボロン(B)を拡散し、MIS型
容量の第２の下部電極領域２８を形成する。
次に第２図Ｄに示す如く、エピタキシヤル層２
３表面の酸化膜２９を選択的にエツチング除去し
て第１及び第２の下部電極領域２６，２８表面の
一部を露出させ、エピタキシヤル層２３全面に常
圧CVD法等の技術を用いて膜厚数百〜千数百Å
のシリコン窒化膜（Si3N4）を堆積させる。シリ
コン窒化膜はシリコン酸化膜よりも高い誘電率を
示すので、大容量を形成することが可能である。
そして、前記シリコン窒化膜表面に周知のレジス
トパターンを形成し、ドライエツチ等の技術を利
用して前記露出した第１及び第２の下部電極領域
２６，２８の表面を覆う誘電体薄膜３０を形成す
る。その後、誘電体薄膜３０を覆う様にCVD法
による酸化膜２９を堆積させる。
３表面の酸化膜２９を選択的にエツチング除去し
て第１及び第２の下部電極領域２６，２８表面の
一部を露出させ、エピタキシヤル層２３全面に常
圧CVD法等の技術を用いて膜厚数百〜千数百Å
のシリコン窒化膜（Si3N4）を堆積させる。シリ
コン窒化膜はシリコン酸化膜よりも高い誘電率を
示すので、大容量を形成することが可能である。
そして、前記シリコン窒化膜表面に周知のレジス
トパターンを形成し、ドライエツチ等の技術を利
用して前記露出した第１及び第２の下部電極領域
２６，２８の表面を覆う誘電体薄膜３０を形成す
る。その後、誘電体薄膜３０を覆う様にCVD法
による酸化膜２９を堆積させる。
次に第１図Ｅに示す如く、NPNトランジスタ
のベース領域２７表面とアイランド２５表面の酸
化膜２９を開孔し、この酸化膜２９をマスクとし
てリン(P)を選択拡散することによりN+型のエミ
ツタ領域３１とコレクタコンタクト領域３２を形
成する。
のベース領域２７表面とアイランド２５表面の酸
化膜２９を開孔し、この酸化膜２９をマスクとし
てリン(P)を選択拡散することによりN+型のエミ
ツタ領域３１とコレクタコンタクト領域３２を形
成する。
次に第２図Ｆに示す如く、酸化膜２９上にネガ
又はポジ型のフオトレジストによるレジストパタ
ーンを形成し、誘電体薄膜３０上の酸化膜２９を
除去し、さらにウエツト又はドライエツチングに
よつて酸化膜２９の所望の部分に電気的接続の為
のコンタクトホールを開孔する。そして、基板２
１全面に周知の蒸着又はスパツタ技術によりアル
ミニウム層を形成し、このアルミニウム層を再度
パターニングすることによつて所望形状の電極２
９と誘電体薄膜３０上の上部電極３４を形成す
る。
又はポジ型のフオトレジストによるレジストパタ
ーンを形成し、誘電体薄膜３０上の酸化膜２９を
除去し、さらにウエツト又はドライエツチングに
よつて酸化膜２９の所望の部分に電気的接続の為
のコンタクトホールを開孔する。そして、基板２
１全面に周知の蒸着又はスパツタ技術によりアル
ミニウム層を形成し、このアルミニウム層を再度
パターニングすることによつて所望形状の電極２
９と誘電体薄膜３０上の上部電極３４を形成す
る。
斯上した本願の製造方法によれば、MIS型容量
の下部電極を形成するのに分離領域２４の拡散工
程とNPNトランジスタのベース領域２７の拡散
工程を利用したので、何ら付加工程を要すること
無くMIS型容量誘電体薄膜２９の製造工程をエミ
ツタ拡散工程の前に設置することができる。する
と、エミツタ領域３１形成用のリン(P)のデポジツ
トからリン(P)のドライブインの間にMIS型容量形
成の為の熱処理を配置する必要が無く、デポジツ
トによつてリン(P)が初期拡散された状態から即
NPNトランジスタのhFE（電流増幅率）コントロ
ールの為の熱処理（ドライブイン）工程を行なう
ことができる。その為、NPNトランジスタのhFE
のばらつきが少なく、MIS型容量を組み込んだこ
とによるhFEコントロールの難しさを解消できる。
また、MIS型容量を組み込んだ機種とそうでない
機種とでエミツタ領域３０の熱処理条件を一本化
することができるので、機種別の工程管理が極め
て容易になる。
の下部電極を形成するのに分離領域２４の拡散工
程とNPNトランジスタのベース領域２７の拡散
工程を利用したので、何ら付加工程を要すること
無くMIS型容量誘電体薄膜２９の製造工程をエミ
ツタ拡散工程の前に設置することができる。する
と、エミツタ領域３１形成用のリン(P)のデポジツ
トからリン(P)のドライブインの間にMIS型容量形
成の為の熱処理を配置する必要が無く、デポジツ
トによつてリン(P)が初期拡散された状態から即
NPNトランジスタのhFE（電流増幅率）コントロ
ールの為の熱処理（ドライブイン）工程を行なう
ことができる。その為、NPNトランジスタのhFE
のばらつきが少なく、MIS型容量を組み込んだこ
とによるhFEコントロールの難しさを解消できる。
また、MIS型容量を組み込んだ機種とそうでない
機種とでエミツタ領域３０の熱処理条件を一本化
することができるので、機種別の工程管理が極め
て容易になる。
本発明は第１図の実施例に限らず、上下分離の
技術を利用した半導体集積回路にも応用が可能で
ある。さらに、上下分離技術を用いたものにおい
て、上下共に利用するのでは無く第３図の第２の
実施例の様に上下分離領域３５の上側拡散層３６
のみを利用して第１の下部電極領域２６を形成す
ることも考えられる。この場合は、第１の下部電
極領域２６が埋込層２２までは達しないので基板
２１との電気的絶縁が行える。
技術を利用した半導体集積回路にも応用が可能で
ある。さらに、上下分離技術を用いたものにおい
て、上下共に利用するのでは無く第３図の第２の
実施例の様に上下分離領域３５の上側拡散層３６
のみを利用して第１の下部電極領域２６を形成す
ることも考えられる。この場合は、第１の下部電
極領域２６が埋込層２２までは達しないので基板
２１との電気的絶縁が行える。
(ト) 発明の効果
以上説明した如く、本発明によればMIS型容量
をオプシヨンデバイスとして追加したことによる
NPNトランジスタのhFEのばらつきが僅んど無い
ので、NPNトランジスタのhFEのコントロールが
極めて容易な半導体集積回路及びその製造方法を
提供できる利点を有する。しかも、分離領域２４
とベース領域２７の拡散工程を利用してMIS型容
量の下部電極を形成したので、何ら付加工程を追
加することが無い、下部電極の抵抗成分を減じる
ことのできる半導体集積回路を提供できる利点を
有する。また、MIS型容量を組み込んだ機種とそ
うでない機種とでエミツタ領域３１の処理条件を
一本化できるので、機種別の工程管理を簡略化で
き、さらには異なる機種のウエハーを同一拡散炉
内で処理するといつた多機種少量生産が可能にな
る利点をも有する。
をオプシヨンデバイスとして追加したことによる
NPNトランジスタのhFEのばらつきが僅んど無い
ので、NPNトランジスタのhFEのコントロールが
極めて容易な半導体集積回路及びその製造方法を
提供できる利点を有する。しかも、分離領域２４
とベース領域２７の拡散工程を利用してMIS型容
量の下部電極を形成したので、何ら付加工程を追
加することが無い、下部電極の抵抗成分を減じる
ことのできる半導体集積回路を提供できる利点を
有する。また、MIS型容量を組み込んだ機種とそ
うでない機種とでエミツタ領域３１の処理条件を
一本化できるので、機種別の工程管理を簡略化で
き、さらには異なる機種のウエハーを同一拡散炉
内で処理するといつた多機種少量生産が可能にな
る利点をも有する。
第１図は本発明を説明する為の断面図、第２図
Ａ乃至第２図Ｆは本発明の製造方法を説明する為
の断面図、第３図は本発明の第２の実施例を説明
する為の断面図、第４図は従来例を説明する為の
断面図である。 ２１はＰ型半導体基板、２６はMIS型容量の第
１の下部電極領域、２７はNPNトランジスタの
Ｐ型ベース領域、２８はMIS型容量の第２の下部
電極領域、３０は誘電体薄膜、３１はNPNトラ
ンジスタのN+型エミツタ領域、３４はMIS型容
量の上部電極である。
Ａ乃至第２図Ｆは本発明の製造方法を説明する為
の断面図、第３図は本発明の第２の実施例を説明
する為の断面図、第４図は従来例を説明する為の
断面図である。 ２１はＰ型半導体基板、２６はMIS型容量の第
１の下部電極領域、２７はNPNトランジスタの
Ｐ型ベース領域、２８はMIS型容量の第２の下部
電極領域、３０は誘電体薄膜、３１はNPNトラ
ンジスタのN+型エミツタ領域、３４はMIS型容
量の上部電極である。
Claims (1)
- 【特許請求の範囲】 １ 一導電型半導体基板の上に形成した逆導電型
のエピタキシヤル層と、前記基板表面に形成した
逆導電型の埋込層と、前記エピタキシヤル層を複
数のアイランドに電気的に分離するための一導電
型の分離領域と、１つのアイランドの表面に前記
分離領域の形成と同時的に形成した一導電型の
MIS型容量の第１の下部電極領域と、他のアイラ
ンド表面に形成した縦型バイポーラトランジスタ
の一導電型のベース領域と、前記１つのアイラン
ドの第１の下部電極領域に重畳するように前記ベ
ース領域の形成と同時的に形成した第２の下部電
極領域と、前記ベース領域の表面に形成した縦型
バイポーラトランジスタの逆導電型のエミツタ領
域と、前記第１及び第２の下部電極領域表面の一
部の領域を覆う様に設けたシリコン窒化膜からな
る誘電体薄膜と、該誘電体薄膜を挟んで前記第１
及び第２の下部電極領域と対抗するように前記誘
電体膜上に形成したMIS型容量の上部電極とを具
備することを特徴とする半導体集積回路。 ２ 一導電型の半導体基板表面に逆導電型の埋込
層を形成する工程、 前記基板の上に逆導電型のエピタキシヤル層を
形成する工程、 前記エピタキシヤル層表面から一導電型の分離
領域を形成して複数個のアイランドを形成すると
共に、前記分離領域の形成工程によつて１つのア
イランド表面にMIS型容量の第１の下部電極領域
を形成する工程、 前記エピタキシヤル層表面に一導電型の不純物
を選択的に導入することによつて前記他のアイラ
ンド表面に縦型バイポーラトランジスタのベース
領域を、前記１つのアイランド表面には前記第１
の下部電極領域に重畳してMIS型容量の第２の下
部電極領域を同時に形成する工程、 前記下部電極領域表面の一部の領域を露出し、
シリコン窒化膜を堆積して前記MIS型容量素子の
誘電体薄膜を形成する工程、 前記ベース領域の表面に逆導電型の不純物を選
択的に熱拡散することによつて前記縦型バイポー
ラトランジスタのエミツタ領域を形成する工程、 全面に電極材料を被覆し、これをパターニング
することにより前記誘電体薄膜の上を被覆する上
部電極と各拡散領域にコンタクトする電極とを形
成する工程とを具備することを特徴とする半導体
集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29240787A JPH01133345A (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路及びその製造方法 |
| KR1019880015179A KR910009784B1 (ko) | 1987-11-17 | 1988-11-17 | 반도체집적회로의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29240787A JPH01133345A (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133345A JPH01133345A (ja) | 1989-05-25 |
| JPH0583192B2 true JPH0583192B2 (ja) | 1993-11-25 |
Family
ID=17781384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29240787A Granted JPH01133345A (ja) | 1987-11-17 | 1987-11-19 | 半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01133345A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109388A (en) * | 1978-02-15 | 1979-08-27 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit |
| JPS621259A (ja) * | 1985-06-26 | 1987-01-07 | Sharp Corp | 半導体抵抗素子の形成方法 |
-
1987
- 1987-11-19 JP JP29240787A patent/JPH01133345A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01133345A (ja) | 1989-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |