JPH01133351A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH01133351A JPH01133351A JP62292415A JP29241587A JPH01133351A JP H01133351 A JPH01133351 A JP H01133351A JP 62292415 A JP62292415 A JP 62292415A JP 29241587 A JP29241587 A JP 29241587A JP H01133351 A JPH01133351 A JP H01133351A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/615—Combinations of vertical BJTs and one or more of resistors or capacitors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
くイ）産業上の利用分野
本発明はイオン注入法による抵抗素子を組み込んだ半導
体集積回路のＮＰＮ トランジスタのｈ□制御を容易な
らしめた製造方法に関する。
体集積回路のＮＰＮ トランジスタのｈ□制御を容易な
らしめた製造方法に関する。
（ロ）従来の技術
バイポーラ型ＩＣは、コレクタとなる半導体層表面にベ
ース・エミッタを２重拡散して形成した縦型のＮＰＮ
トランジスタを主体として構成されている。その為、前
記ＮＰＮ トランジスタを製造するベース及びエミッタ
拡散工程は必要不可欠の工程であり、コレクタ直列抵抗
を低減する為の高濃度埋込層形成工程やエピタキシャル
層成長工程、各素子を接合分離する為の分離領域形成工
程や電気的接続の為の電極形成工程等と並んでバイポー
ラ型ＩＣを製造するのに欠かせない工程（基本工程）で
ある。
ース・エミッタを２重拡散して形成した縦型のＮＰＮ
トランジスタを主体として構成されている。その為、前
記ＮＰＮ トランジスタを製造するベース及びエミッタ
拡散工程は必要不可欠の工程であり、コレクタ直列抵抗
を低減する為の高濃度埋込層形成工程やエピタキシャル
層成長工程、各素子を接合分離する為の分離領域形成工
程や電気的接続の為の電極形成工程等と並んでバイポー
ラ型ＩＣを製造するのに欠かせない工程（基本工程）で
ある。
一方、回路的な要求から他の素子、例えばＰＮＰトラン
ジスタ、抵抗、容量、ツェナーダイオード等を同一基板
上に組み込みたい要求がある。この場合、工程の簡素化
という点から可能な限り前記基本工程を流用した方が好
ましいことは言うまでもない。しかしながら、前記ベー
ス及びエミッタ拡散工程はＮＰＮトランジスタの特性を
最重要視して諸条件が設定される為、前記基本工程だけ
では集積化が困難な場合が多い。そこで、基本的なＮＰ
Ｎ トランジスタの形成を目的とせず、他の素子を組み
込む為もしくは他素子の特性を向上することを］］的と
して新規な工程を追加することがある。例えば前記エミ
ッタ拡散によるカソード領域とでツェナーダイオードの
ツェナー電圧を制御するアノード領域を形成する為のＰ
＋拡散工程、ベース領域とは比抵抗が異る抵抗領域を形
成する為のＲ拡散工程やインプラ抵抗形成工程、ＭＯＳ
型よりも大きな容量が得られる窒化膜容量を形成する為
の窒化膜形成工程、ＮＰＮ）−ランジスタのコレクタ直
列抵抗を更に低減する為のコレクタ低抵抗領域形成工程
等がそれであり、全てバイポーラＩＣの用途や目的及び
コスト的な面から検討して追加するか否かが決定される
工程（オブション工程）である。
ジスタ、抵抗、容量、ツェナーダイオード等を同一基板
上に組み込みたい要求がある。この場合、工程の簡素化
という点から可能な限り前記基本工程を流用した方が好
ましいことは言うまでもない。しかしながら、前記ベー
ス及びエミッタ拡散工程はＮＰＮトランジスタの特性を
最重要視して諸条件が設定される為、前記基本工程だけ
では集積化が困難な場合が多い。そこで、基本的なＮＰ
Ｎ トランジスタの形成を目的とせず、他の素子を組み
込む為もしくは他素子の特性を向上することを］］的と
して新規な工程を追加することがある。例えば前記エミ
ッタ拡散によるカソード領域とでツェナーダイオードの
ツェナー電圧を制御するアノード領域を形成する為のＰ
＋拡散工程、ベース領域とは比抵抗が異る抵抗領域を形
成する為のＲ拡散工程やインプラ抵抗形成工程、ＭＯＳ
型よりも大きな容量が得られる窒化膜容量を形成する為
の窒化膜形成工程、ＮＰＮ）−ランジスタのコレクタ直
列抵抗を更に低減する為のコレクタ低抵抗領域形成工程
等がそれであり、全てバイポーラＩＣの用途や目的及び
コスト的な面から検討して追加するか否かが決定される
工程（オブション工程）である。
上記オブション工程を利用して形成したインプラ抵抗を
第３図に示す。同図において、（１）はＰ型半導体基板
、（２）はＮ＋型埋込層、（３）はＮ型エピタキシＡ・
ル層、（４）はＰ１型分離領域、（５）はアイランド、
（６）はＮＰＮ）ランジスタのＰ型ベース領域、（７）
及び（８）はＮＰＮ トランジスタのＮ＋型エミッタ領
域及びコレクトコンタクト領域、（９）はイオン注入に
よる抵抗領域、（１０）はベース拡散で形成したコンタ
クト領域である。
第３図に示す。同図において、（１）はＰ型半導体基板
、（２）はＮ＋型埋込層、（３）はＮ型エピタキシＡ・
ル層、（４）はＰ１型分離領域、（５）はアイランド、
（６）はＮＰＮ）ランジスタのＰ型ベース領域、（７）
及び（８）はＮＰＮ トランジスタのＮ＋型エミッタ領
域及びコレクトコンタクト領域、（９）はイオン注入に
よる抵抗領域、（１０）はベース拡散で形成したコンタ
クト領域である。
尚、第３図のインプラ抵抗は例えば特公昭５７−２１８
２号公報に記載されている。
２号公報に記載されている。
（ハ）発明が解決しようとする問題点
しかしながら、近年のＩＣの多種・多様化の要望からイ
オン注入法を利用した高精度のインプラ抵抗を不純物濃
度を異ならしめて複数種類組み込みたい要求がある。こ
の様な場合、単純に工程を追加すれば可能ではあるが、
工程の複雑化及びコスト高という欠点がある。その為、
本願は高精度に制御した複数種類のインプラ抵抗を効率
良く組み込むことを目的とする。
オン注入法を利用した高精度のインプラ抵抗を不純物濃
度を異ならしめて複数種類組み込みたい要求がある。こ
の様な場合、単純に工程を追加すれば可能ではあるが、
工程の複雑化及びコスト高という欠点がある。その為、
本願は高精度に制御した複数種類のインプラ抵抗を効率
良く組み込むことを目的とする。
（ニ）問題点を解決するための手段
本発明は衛士した欠点に鑑みてなされ、ポジ型レジスト
による１回目のレジストパターン（２７）を形成し、こ
のパターン（２７）を利用してボロン（Ｂ）の１回目の
イオン注入を行う工程と、ネガ型レジストによって前記
１回目のイオン注入で形成した領域の不純物濃度を変え
たくない領域を覆う２回［１のレジストパターン（３０
）を形成し、前回の工程で形成した酸化膜（２６）パタ
ーン又は１回目レジストパターン（３０）をマスクとし
て再度ホロン（Ｂ）の２回目のイオン注入を行う工程と
を具備することを特徴とする。
による１回目のレジストパターン（２７）を形成し、こ
のパターン（２７）を利用してボロン（Ｂ）の１回目の
イオン注入を行う工程と、ネガ型レジストによって前記
１回目のイオン注入で形成した領域の不純物濃度を変え
たくない領域を覆う２回［１のレジストパターン（３０
）を形成し、前回の工程で形成した酸化膜（２６）パタ
ーン又は１回目レジストパターン（３０）をマスクとし
て再度ホロン（Ｂ）の２回目のイオン注入を行う工程と
を具備することを特徴とする。
（ホ）作用
本発明によれば、１回目のレジストパターン（２７）に
よって高精度に形成したパターンをそのまま利用して２
回目のイオン注入を行うので、２回目のレジストパター
ン（３０）は１回目程高い精度で制御せずに済む。また
、２つの領域を形成するのに酸化膜パターン（２６）の
形成が１回で済む。
よって高精度に形成したパターンをそのまま利用して２
回目のイオン注入を行うので、２回目のレジストパター
ン（３０）は１回目程高い精度で制御せずに済む。また
、２つの領域を形成するのに酸化膜パターン（２６）の
形成が１回で済む。
（へ）実施例
以下、本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
先４′第１図Ａに示す如く、Ｐ型のシリコン半導体基板
（２１）の表面にアンチモン（Ｓｂ）又はヒ素（Ａｓ）
等のＮ型不純物を―択的にドープしてＮ＋型埋込層（２
２）を形成し、基板（２１）全面に厚さ５〜１０μのＮ
型のエピタキシャル層（２３）を積層する。
（２１）の表面にアンチモン（Ｓｂ）又はヒ素（Ａｓ）
等のＮ型不純物を―択的にドープしてＮ＋型埋込層（２
２）を形成し、基板（２１）全面に厚さ５〜１０μのＮ
型のエピタキシャル層（２３）を積層する。
次に第１図Ｂに示す如く、エピタキシャル層（２３）表
面からボロン（Ｂ）を選択的に拡散することによって、
埋込Ｍ！Ｊ（２２）を夫々取囲むようにエピタキシャル
層（２３）を貫通するＰ＋型の分離領域（２４）を形成
する。分離領域（２４）で囲まれたエピタキシャル層（
２３）が夫々の回路素子を形成する為のアイランド（２
５）となる。
面からボロン（Ｂ）を選択的に拡散することによって、
埋込Ｍ！Ｊ（２２）を夫々取囲むようにエピタキシャル
層（２３）を貫通するＰ＋型の分離領域（２４）を形成
する。分離領域（２４）で囲まれたエピタキシャル層（
２３）が夫々の回路素子を形成する為のアイランド（２
５）となる。
次に第１図Ｃに示す如く、熱酸化を行ってエピタキシャ
ル層（２３）全面に酸化膜（２６）を形成し、スピンオ
ン塗布によって酸化膜（２６）上にポジ型のフォトレジ
ストを塗布、続いて反射型投影方式又は縮小投影露光方
式等の１μｍ以下の重ね合せ精度を有する露光装置を用
いて所望形状のパターンを焼付け、現像することによっ
て１回目のレジストパターン（２７〉を形成する。
ル層（２３）全面に酸化膜（２６）を形成し、スピンオ
ン塗布によって酸化膜（２６）上にポジ型のフォトレジ
ストを塗布、続いて反射型投影方式又は縮小投影露光方
式等の１μｍ以下の重ね合せ精度を有する露光装置を用
いて所望形状のパターンを焼付け、現像することによっ
て１回目のレジストパターン（２７〉を形成する。
次に第１図りに示す如く、リアクティブ・イオン・エツ
チング等のドライエツチングで酸化膜（２６）を異方性
エツチングすることにより１回目レジストパターン（２
７〉に対応する酸化膜（２６）パターンを形成し、その
後１回目レジストパターン（２７）を除去又は残存させ
た状態でエピタキシャルＪｆｆｌ（２３）表面から１回
目のボロン（Ｂ）のイオン注入を行うことにより２つの
アイランド（２５）表面に同一の不純物濃度を有する第
１と第２の抵抗領域（２８）（２９）を夫々形成する。
チング等のドライエツチングで酸化膜（２６）を異方性
エツチングすることにより１回目レジストパターン（２
７〉に対応する酸化膜（２６）パターンを形成し、その
後１回目レジストパターン（２７）を除去又は残存させ
た状態でエピタキシャルＪｆｆｌ（２３）表面から１回
目のボロン（Ｂ）のイオン注入を行うことにより２つの
アイランド（２５）表面に同一の不純物濃度を有する第
１と第２の抵抗領域（２８）（２９）を夫々形成する。
尚、電位的な問題が無ければ２つの抵抗領域（２８）（
２９）は同一アイランド（２５）に設けても良い。１回
目のイオン注入は比抵抗を高くする側の第１の抵抗領域
（２８）の不純物濃度に合わせてボロン（Ｂ）のドーズ
量と加速電圧が選択される。
２９）は同一アイランド（２５）に設けても良い。１回
目のイオン注入は比抵抗を高くする側の第１の抵抗領域
（２８）の不純物濃度に合わせてボロン（Ｂ）のドーズ
量と加速電圧が選択される。
次に第１図Ｅに示す如く、１回目のレジストパターン（
２７）を除去又は残した状態でその表面にネガ型のフォ
トレジスト膜をスピンオン塗布し、今度はプロキシミテ
ィ露光方式や投影露光方式によって所望形状のパターン
を焼付け、現像することによって２回目のレジストパタ
ーン（３０）を形成する。２回目のレジストパターン（
３０）は１回目のレジストパターン（２７）より遮へい
部分を小さくし、酸化膜（２６）パターンの開孔部分を
前回のパターンより拡大して開孔する。その為、２回目
のレジストパターン（３０）の開孔部分には前の工程で
イオン注入した領域の表面と１回目レジストパターン（
２７）又は酸化膜（２６）パターンのエツジ部分が露出
することになる。２回目のレジストパターン（３０）の
一部分（３１）は抵抗領域（２８）の両端を除く表面を
直接覆い、第１の抵抗領域（２８）のコンタクト部分だ
けを露出する。
２７）を除去又は残した状態でその表面にネガ型のフォ
トレジスト膜をスピンオン塗布し、今度はプロキシミテ
ィ露光方式や投影露光方式によって所望形状のパターン
を焼付け、現像することによって２回目のレジストパタ
ーン（３０）を形成する。２回目のレジストパターン（
３０）は１回目のレジストパターン（２７）より遮へい
部分を小さくし、酸化膜（２６）パターンの開孔部分を
前回のパターンより拡大して開孔する。その為、２回目
のレジストパターン（３０）の開孔部分には前の工程で
イオン注入した領域の表面と１回目レジストパターン（
２７）又は酸化膜（２６）パターンのエツジ部分が露出
することになる。２回目のレジストパターン（３０）の
一部分（３１）は抵抗領域（２８）の両端を除く表面を
直接覆い、第１の抵抗領域（２８）のコンタクト部分だ
けを露出する。
そして、エピタキシャル層（２３）表面から前回の工程
で形成した１回目レジストパターン（２７）又は酸化膜
（２６）パターンを再びマスクとして２回目のボロン（
Ｂ）のイオン注入を行う。第２の抵抗領域（２９）には
ボロン（Ｂ）が重ねてイオン注入されるので、この段階
で比抵抗を低くする側即ち第２の抵抗領域（２９）の不
純物濃度を決めるように２回目イオン注入のドーズ量が
設定される。また、第２の抵抗領域（２９）の不純物濃
度は後で形成する電極とのオーミックコンタクトが行え
るような不純物濃度とし、それ由第１の抵抗領域（２８
）の両端にも２回目のイオン注入をすることによって第
２の抵抗領域（２９）と同一不純物濃度を有する電極配
設用のコンタクト領域（３２）を形成する。コンタクト
領域（３２）の間の第１の抵抗領域（２８）は２回目レ
ジストパターン（３０）の一部分（３１）で覆われてい
るので２回目のボロン（Ｂ）がイオン注入されない。そ
の為、２回目レジストパターン（３０）の一部分（３１
）で覆われた部分の不純物濃度は１回目のイオン注入に
より設定された不純物濃度がそのまま残り、この領域が
インプラ抵抗の抵抗値を実質的に決定する領域となる。
で形成した１回目レジストパターン（２７）又は酸化膜
（２６）パターンを再びマスクとして２回目のボロン（
Ｂ）のイオン注入を行う。第２の抵抗領域（２９）には
ボロン（Ｂ）が重ねてイオン注入されるので、この段階
で比抵抗を低くする側即ち第２の抵抗領域（２９）の不
純物濃度を決めるように２回目イオン注入のドーズ量が
設定される。また、第２の抵抗領域（２９）の不純物濃
度は後で形成する電極とのオーミックコンタクトが行え
るような不純物濃度とし、それ由第１の抵抗領域（２８
）の両端にも２回目のイオン注入をすることによって第
２の抵抗領域（２９）と同一不純物濃度を有する電極配
設用のコンタクト領域（３２）を形成する。コンタクト
領域（３２）の間の第１の抵抗領域（２８）は２回目レ
ジストパターン（３０）の一部分（３１）で覆われてい
るので２回目のボロン（Ｂ）がイオン注入されない。そ
の為、２回目レジストパターン（３０）の一部分（３１
）で覆われた部分の不純物濃度は１回目のイオン注入に
より設定された不純物濃度がそのまま残り、この領域が
インプラ抵抗の抵抗値を実質的に決定する領域となる。
また、不純物濃度が低いので前述したコンタクト領域（
３２）が必要となる。その後１回目及び２回目レジスト
パターン（２７）（３０）を除去し、全体をＣＶＤの酸
化膜（２６）で覆うと共にコンタクト領域（３２）を一
定深さにまで拡散する熱処理を行う。尚、２回目のイオ
ン注入の段階で１回目レジストパターン（２７）の有無
は問わないが、残しておいた場合にはエツチング工程が
１回省ける利点と酸化膜（２６）の膜厚を薄くできる利
点を有する。
３２）が必要となる。その後１回目及び２回目レジスト
パターン（２７）（３０）を除去し、全体をＣＶＤの酸
化膜（２６）で覆うと共にコンタクト領域（３２）を一
定深さにまで拡散する熱処理を行う。尚、２回目のイオ
ン注入の段階で１回目レジストパターン（２７）の有無
は問わないが、残しておいた場合にはエツチング工程が
１回省ける利点と酸化膜（２６）の膜厚を薄くできる利
点を有する。
次に第１図Ｆに示す如く、第１と第２の抵抗領域（２８
）（２９）の両端に酸化膜（２６）を開孔したコンタク
トホールを設け、エピタキシャル層（２３）全面に周知
の蒸着又はスパッタ技術によりアルミニウム層を形成し
た後、このアルミニウム層をパターニングすることによ
って所定の電極（３３）を配設する。
）（２９）の両端に酸化膜（２６）を開孔したコンタク
トホールを設け、エピタキシャル層（２３）全面に周知
の蒸着又はスパッタ技術によりアルミニウム層を形成し
た後、このアルミニウム層をパターニングすることによ
って所定の電極（３３）を配設する。
上述した製法により形成した第１の抵抗領域（２８）の
平面図は第２図の如くになる。同図において、（２５）
はアイランド、（２８）は第１の抵抗領域、（３２）は
コンタクト領域、（３４）はコンタクトホール、そして
（３１）は第１図りにおける２回目レジストパターン（
３０）の一部分の形状を示す。第１の抵抗領域（２８）
の線幅とコンタクト領域（３２）の大きさは第１図Ｃの
１回目のレジストパターン（２７）によって既に決定さ
れるので、このインプラ抵抗の抵抗値はフンタクト領域
（３２）間の距離では無く２回目レジストパターン（３
０）の一部分（３１）が覆う抵抗領域（２８）の長さで
決まる。その為本実施例ではコンタクト孔（３４）の大
きさを第１の抵抗領域（２８）の線幅以下とすることに
よってフンタクト領域（３２）の不純物濃度の変化によ
る抵抗値の変動が最も少い構造とし、この構造とするこ
とにより２回目レジストパターン（３０）の一部分（３
１〉の側端部（３５）をコンタクト領域（３２）の側端
部（３６）と一致させである。その為、インプラ抵抗の
占有面積を最も小さくでき、マスクずれによる抵抗値の
変動を僅ど無視できると共にポジ型レジストとＲＩＨに
よる高精度の１回目のフォトエツチングの精度を損うこ
とが無い。
平面図は第２図の如くになる。同図において、（２５）
はアイランド、（２８）は第１の抵抗領域、（３２）は
コンタクト領域、（３４）はコンタクトホール、そして
（３１）は第１図りにおける２回目レジストパターン（
３０）の一部分の形状を示す。第１の抵抗領域（２８）
の線幅とコンタクト領域（３２）の大きさは第１図Ｃの
１回目のレジストパターン（２７）によって既に決定さ
れるので、このインプラ抵抗の抵抗値はフンタクト領域
（３２）間の距離では無く２回目レジストパターン（３
０）の一部分（３１）が覆う抵抗領域（２８）の長さで
決まる。その為本実施例ではコンタクト孔（３４）の大
きさを第１の抵抗領域（２８）の線幅以下とすることに
よってフンタクト領域（３２）の不純物濃度の変化によ
る抵抗値の変動が最も少い構造とし、この構造とするこ
とにより２回目レジストパターン（３０）の一部分（３
１〉の側端部（３５）をコンタクト領域（３２）の側端
部（３６）と一致させである。その為、インプラ抵抗の
占有面積を最も小さくでき、マスクずれによる抵抗値の
変動を僅ど無視できると共にポジ型レジストとＲＩＨに
よる高精度の１回目のフォトエツチングの精度を損うこ
とが無い。
衛士した本願の製造方法によれば、１回目のフォトエツ
チングを高精度に行って第１と第２の抵抗領域（２８）
（２９）を形成した後、１回目のレジストパターン（２
７）をそのまま利用して第２の抵抗領域（２９）だけに
２回目のイオン注入を行うので、高精度の比抵抗の異る
複数種類のインプラ抵抗を簡単に組み込むことができる
。しかも高精度のフォトエツチングを２回繰り返さず済
むので、工程の簡略化とコストダウンが図れる。
チングを高精度に行って第１と第２の抵抗領域（２８）
（２９）を形成した後、１回目のレジストパターン（２
７）をそのまま利用して第２の抵抗領域（２９）だけに
２回目のイオン注入を行うので、高精度の比抵抗の異る
複数種類のインプラ抵抗を簡単に組み込むことができる
。しかも高精度のフォトエツチングを２回繰り返さず済
むので、工程の簡略化とコストダウンが図れる。
（ト）発明の詳細
な説明した如く、本発明によれば比抵抗の異る複数種類
の高精度のインプラ抵抗をＩＣ内に共存させることがで
きる利点を有する。また、高精度のフォトエツチングを
２回繰り返さず番ζ済むので、工程の簡略化とコストダ
ウンが図れる利点を有する。
の高精度のインプラ抵抗をＩＣ内に共存させることがで
きる利点を有する。また、高精度のフォトエツチングを
２回繰り返さず番ζ済むので、工程の簡略化とコストダ
ウンが図れる利点を有する。
第１図Ａ乃至第１図Ｆは本発明を説明する為の断面図、
第２図は本発明を説明する為の平面図、第３図は従来例
を説明する為の断面図である。 （２１）はＰ型半導体基板、 （２７）は１回目のレジ
ストパターン、 （２８）は第１の抵抗領域、 （２９
）は第２の抵抗領域、（３０）は２回目のレジストパタ
ーンである。
第２図は本発明を説明する為の平面図、第３図は従来例
を説明する為の断面図である。 （２１）はＰ型半導体基板、 （２７）は１回目のレジ
ストパターン、 （２８）は第１の抵抗領域、 （２９
）は第２の抵抗領域、（３０）は２回目のレジストパタ
ーンである。
Claims (1)
- （１）一導電型半導体基板の所望の領域に逆導電型の埋
込層を形成する工程、 前記基板の上に逆導電型のエピタキシャル層を形成する
工程、 前記エピタキシャル層を分離して複数個のアイランドを
形成する工程、 前記エピタキシャル層の表面の絶縁膜上にフォトレジス
ト膜を形成し、前記アイランド上に開孔部を有する１回
目のレジストパターンを形成する工程、 前記１回目レジストパターンを利用して前記絶縁膜を選
択的にドライエッチングすることにより絶縁膜パターン
を形成し、この絶縁膜パターン又は前記１回目レジスト
パターンをマスクとして一導電型の不、鈍物をイオン注
入することにより同一不純物濃度を有する少なくとも２
個以上の抵抗領域を形成する工程、 全面に再度フォトレジスト膜を形成し、一方の抵抗領域
の表面にはその全部又は主要部分を覆うようなレジスト
パターンを他方の抵抗領域の表面にはその全部を露出し
且つパターンのエッジ部分をも露出するような開孔部を
拡大したレジストパターンを有する２回目のレジストパ
ターンを形成し、このパターンを利用して選択的に一導
電型の不純物をイオン注入することにより前記一方の抵
抗領域の不純物濃度より前記他の抵抗領域の不純物を増
大させ、比抵抗の異なる２種類の抵抗領域を形成する工
程とを具備することを特徴とする半導体集積回路の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292415A JPH01133351A (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路の製造方法 |
| US07/271,748 US4898837A (en) | 1987-11-19 | 1988-11-15 | Method of fabricating a semiconductor integrated circuit |
| KR1019880015291A KR920004174B1 (ko) | 1987-11-19 | 1988-11-19 | 반도체 집적회로의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292415A JPH01133351A (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01133351A true JPH01133351A (ja) | 1989-05-25 |
Family
ID=17781491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62292415A Pending JPH01133351A (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01133351A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5773963A (en) * | 1981-08-31 | 1982-05-08 | Hitachi Ltd | Manufacture of semiconductor integrated circuit |
| JPS6199364A (ja) * | 1984-10-22 | 1986-05-17 | Fujitsu Ltd | 抵抗層の形成方法 |
-
1987
- 1987-11-19 JP JP62292415A patent/JPH01133351A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5773963A (en) * | 1981-08-31 | 1982-05-08 | Hitachi Ltd | Manufacture of semiconductor integrated circuit |
| JPS6199364A (ja) * | 1984-10-22 | 1986-05-17 | Fujitsu Ltd | 抵抗層の形成方法 |
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