JPS6199364A - 抵抗層の形成方法 - Google Patents
抵抗層の形成方法Info
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- JPS6199364A JPS6199364A JP59221513A JP22151384A JPS6199364A JP S6199364 A JPS6199364 A JP S6199364A JP 59221513 A JP59221513 A JP 59221513A JP 22151384 A JP22151384 A JP 22151384A JP S6199364 A JPS6199364 A JP S6199364A
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- Japan
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- gaas
- resistance
- substrate
- insulating
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体特にガリウム砒素（ＧａＡｓ）の
電界効果トランジスタ（ＦＥＴ）集積回路（ＩＣ）や、
高易動度トランジスタ（ＨＥＭＴ）ＩＣや、ヘテロ接合
バイポーラトランジスタ（ＨＢＴ）ＩＣの抵抗素子を精
度良く形成する方法に関する。
電界効果トランジスタ（ＦＥＴ）集積回路（ＩＣ）や、
高易動度トランジスタ（ＨＥＭＴ）ＩＣや、ヘテロ接合
バイポーラトランジスタ（ＨＢＴ）ＩＣの抵抗素子を精
度良く形成する方法に関する。
現在使われている珪素（Ｓｉ） Ｉ Ｃより、高速、低
消費電力を目指して化合物半導体、特にＧａＡｓ Ｉ
Ｃが実用化されてきた。ＩＣの駆動素子としては前記の
トランジスタが、負荷としては前記のトランジスタまた
は抵抗素子が使用される。
消費電力を目指して化合物半導体、特にＧａＡｓ Ｉ
Ｃが実用化されてきた。ＩＣの駆動素子としては前記の
トランジスタが、負荷としては前記のトランジスタまた
は抵抗素子が使用される。
抵抗素子形成に際しては、既に形成したトランジスタ等
その他の素子の特性を損なうことなく、また抵抗素子自
身も安定に形成されることが望まれている。
その他の素子の特性を損なうことなく、また抵抗素子自
身も安定に形成されることが望まれている。
＋１） イオン注入層
化合物半導体、例えばＧａＡｓ基板にｎ型不純物として
、５１％または硫黄（Ｓ）、またはセレン（Ｓｓ）等を
注入し、アニールして抵抗層とする。
、５１％または硫黄（Ｓ）、またはセレン（Ｓｓ）等を
注入し、アニールして抵抗層とする。
（２）金属層
基板上または絶縁層上に抵抗率の大きい金属１層を被着
して抵抗層とする。
して抵抗層とする。
イオン注入層を抵抗層とする場合は、ＦＥＴ形成時のイ
オン注入と同じ７５０〜８５０℃の高温アニールを必要
とするため、抵抗層とＦＥＴのいずれを先に形成しても
先に形成された素子の特性が変化し、制御性が極めてわ
るい。
オン注入と同じ７５０〜８５０℃の高温アニールを必要
とするため、抵抗層とＦＥＴのいずれを先に形成しても
先に形成された素子の特性が変化し、制御性が極めてわ
るい。
即ち先にＦＥＴを形成すると、抵抗層形成時にＦＥＴの
しきい値電圧ｖｔｂが変化してしまい、また先に抵抗層
を形成すると、ＦＥＴのゲート金属をエツチングする際
に抵抗値が変化してしまう。
しきい値電圧ｖｔｂが変化してしまい、また先に抵抗層
を形成すると、ＦＥＴのゲート金属をエツチングする際
に抵抗値が変化してしまう。
金属層を抵抗層とする場合は、金属層と基板との密着が
悪く、またストレスが生じ易く従って抵抗値の制御は難
しい。
悪く、またストレスが生じ易く従って抵抗値の制御は難
しい。
上記問題点の解決は、素子形成処理を終えた化合物半導
体基板、もしくは該基板上に被着された絶縁性化合物半
導体層上に絶縁層を被着し、抵抗層形成領域の該絶縁層
を開口し°て該化合物半導体基板、もしくは該絶縁性化
合物半導体層を露出させ、該開口部に化合物半導体層を
成長して形成す） る本発明による抵抗層の
形成方法により達成される。
体基板、もしくは該基板上に被着された絶縁性化合物半
導体層上に絶縁層を被着し、抵抗層形成領域の該絶縁層
を開口し°て該化合物半導体基板、もしくは該絶縁性化
合物半導体層を露出させ、該開口部に化合物半導体層を
成長して形成す） る本発明による抵抗層の
形成方法により達成される。
本発′明によれば、抵抗層として不純物をドープした化
合物半４体層を用いる。その成長温度は分子線エピタキ
シャル（ＭＢＥ）法を用いるときは６００〜６５０℃、
有機金属気相成長（ＭＯ−ＣＶＤ）法を用いるときは５
５０〜６００℃で、ＦＥＴ形成に必要なイオン注入のア
ニール温度７５０〜８５０℃に比し、１００〜３００℃
低いのでＦＥＴの特性に影響を与えない。
合物半４体層を用いる。その成長温度は分子線エピタキ
シャル（ＭＢＥ）法を用いるときは６００〜６５０℃、
有機金属気相成長（ＭＯ−ＣＶＤ）法を用いるときは５
５０〜６００℃で、ＦＥＴ形成に必要なイオン注入のア
ニール温度７５０〜８５０℃に比し、１００〜３００℃
低いのでＦＥＴの特性に影響を与えない。
また化合物半導体層を抵抗層として用いた場合 “は
、その成長の制御性が極めて良く、しかも下地との整合
性が良いため、下地との密着性の良いストレスフリーの
精度の高い抵抗層を形成することができる。
、その成長の制御性が極めて良く、しかも下地との整合
性が良いため、下地との密着性の良いストレスフリーの
精度の高い抵抗層を形成することができる。
第１図（ａｌ、 （ｂｌは本発明の実施例を工程順に示
すＧａＡｓＦ Ｅ Ｔ −Ｉ Ｃの断面図である。
すＧａＡｓＦ Ｅ Ｔ −Ｉ Ｃの断面図である。
第１図（ａ）において、■は半絶縁性ＧａＡｓ基板で、
ここに珪素イオン（Ｓｉ”）を５９ＫｅＶのエネルギで
（１〜２） Ｘ １０”ｃｍ−”ドーズし、８５０ ℃
で１０〜２０分アニールしてチャネル層２を形成する。
ここに珪素イオン（Ｓｉ”）を５９ＫｅＶのエネルギで
（１〜２） Ｘ １０”ｃｍ−”ドーズし、８５０ ℃
で１０〜２０分アニールしてチャネル層２を形成する。
つぎに厚さ、１０００人のタングステンシリサイド（Ｗ
Ｓｉ）よりなるゲート３を形成し、これをマスクにした
セルファラインで、Ｓｉ′″を１７５ＫｅＶのエネルギ
で１．７ ｘｌＯ”ｃｍ−”ドーズし、７５０℃で１０
分アニールしてｎ０層を形成してソース領域４と、ドレ
イン領域５を得る。
Ｓｉ）よりなるゲート３を形成し、これをマスクにした
セルファラインで、Ｓｉ′″を１７５ＫｅＶのエネルギ
で１．７ ｘｌＯ”ｃｍ−”ドーズし、７５０℃で１０
分アニールしてｎ０層を形成してソース領域４と、ドレ
イン領域５を得る。
第１図（ｂ）において、絶縁°層６として基板全面に厚
さ２０００〜４０００人の二酸化珪素（ＳｉＯ□）層を
被着した後、抵抗層形成領域７を開口する。
さ２０００〜４０００人の二酸化珪素（ＳｉＯ□）層を
被着した後、抵抗層形成領域７を開口する。
つぎにＭＢＥ法、またはＭＯ−ＣＶＤ法により抵抗層形
成のため厚さ２０００人のｎ”−ＧａＡｓ層８を基板全
面に成長する。
成のため厚さ２０００人のｎ”−ＧａＡｓ層８を基板全
面に成長する。
ＭＢＥ法はＧａとＡｓとＳｔとをソースにし、１Ｏ−９
Ｔ。
Ｔ。
ｒｒの真空度にして、６００〜６５０°Ｃで成長する。
ＭＯ−ＣＶＤ法はトリエチルガリウム
（（ＣＪｓ ）３Ｇａ） 、またはトリメチルガリウム
（（Ｃ１ｌｚ ）ａＧａ ）とアルシン（ＡＳ１１３）
とＳ１％またはＳｅとを減圧または常圧で、５５０〜６
００℃で熱分解して成長する。
（（Ｃ１ｌｚ ）ａＧａ ）とアルシン（ＡＳ１１３）
とＳ１％またはＳｅとを減圧または常圧で、５５０〜６
００℃で熱分解して成長する。
ここでｎ ”−ＧａＡｓＪＷ ８の層抵抗値が４００Ω
／ロ〜ＩＫΩ／ロ間で所望の抵抗値に応じて選ぶ。これ
に対応するキャリア濃度は５Ｘ１０Ｉ７〜１０１１０ｌ
８”である。
／ロ〜ＩＫΩ／ロ間で所望の抵抗値に応じて選ぶ。これ
に対応するキャリア濃度は５Ｘ１０Ｉ７〜１０１１０ｌ
８”である。
つぎに５ｉ０２層６の上のｎ”＝ＧａＡｓ層は多結晶層
であるので、これを弗酸（ＨＦ）でＳｉ０２層６ととも
にリフＩ・オフし、開口部に残ったｎ”−ＧａＡｓ層を
抵抗Ｎ８Ｒとして使用する。
であるので、これを弗酸（ＨＦ）でＳｉ０２層６ととも
にリフＩ・オフし、開口部に残ったｎ”−ＧａＡｓ層を
抵抗Ｎ８Ｒとして使用する。
１１Ｐで多結晶のｎ″″−ＧａＡｓ層８をリフトオフす
る代わりに、 燐酸（Ｈｘｒ’０４）：過酸化水素水（Ｈ２０□）、水
（ＨｚＯ）＝１：ｘ：ｉｏ （容量比）。
る代わりに、 燐酸（Ｈｘｒ’０４）：過酸化水素水（Ｈ２０□）、水
（ＨｚＯ）＝１：ｘ：ｉｏ （容量比）。
の混液でエツチングすると、５ｉｎ２はエツチングされ
ないで、多結晶のｎ“−ＧｃｉＡｓのみエツチングされ
るので、素子形成上さらに好都合である。
ないで、多結晶のｎ“−ＧｃｉＡｓのみエツチングされ
るので、素子形成上さらに好都合である。
第２図は本発明の実施例を示すＧａＡｓＨＢ Ｔ −Ｉ
Ｃの断面図である。
Ｃの断面図である。
図示のエピタキシャル層構造によりＨＢＴが構成され、
Ｃ，Ｂ、Ｅはそれぞれコレクタ、ベース、エミッタ電極
を示す。
Ｃ，Ｂ、Ｅはそれぞれコレクタ、ベース、エミッタ電極
を示す。
図の右側に絶縁性化合物半導体層としてアンドープのＧ
ａＡｓ層９を敷き、この上にｎ”−ＧａＡｓよりなる抵
抗層８Ｒが形成されている。
ａＡｓ層９を敷き、この上にｎ”−ＧａＡｓよりなる抵
抗層８Ｒが形成されている。
第３図は本発明の実施例を示すＧａＡｓＨＥＭＴ−ＩＣ
の断面図である。
の断面図である。
図示のエピタキシャル層構造によりＨＥＭＴが構成され
、Ｇ、Ｓ、Ｄはそれぞれゲート、ソース、ドレイン電極
を示す。
、Ｇ、Ｓ、Ｄはそれぞれゲート、ソース、ドレイン電極
を示す。
図の右側に絶縁性化合物半導体層として基板上に被着さ
れたアンドープのＧａＡｓ層の上に、ｎ＋−ＧａＡｓよ
りなる抵抗層８Ｒが形成されている。
れたアンドープのＧａＡｓ層の上に、ｎ＋−ＧａＡｓよ
りなる抵抗層８Ｒが形成されている。
以上詳細に説明したように本発明によれば、抵抗素子形
成に際しては既に形成したトランジスタ等その他の素子
の特性を損なうことなく、抵抗素子自身を安定に、しか
も制御性良く形成することができる。
成に際しては既に形成したトランジスタ等その他の素子
の特性を損なうことなく、抵抗素子自身を安定に、しか
も制御性良く形成することができる。
第１図（ａ）、 （ｂ）は本発明の実施例を工程順に示
すＧａＡｓＦＥＴ ＩＣの断面図、 第２図は本発明の実施例を示すＧａＡｓＨＢＴ−ＩＣの
断面図、 第３図は本発明の実施例を示すＧａＡｓＨＥＭＴ−ＩＣ
の断面図である。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はチャネル層、３はゲ
ート、 ４はソース領域、５はドレイン領
域、 ６は絶縁層、７は抵抗層形成領域、 ８はｎ”−ＧａＡｓ層、 ８Ｒは抵抗層、９は絶縁
性化合物半導体層 を示す。 第 １ 図 第２０ 躬３図
すＧａＡｓＦＥＴ ＩＣの断面図、 第２図は本発明の実施例を示すＧａＡｓＨＢＴ−ＩＣの
断面図、 第３図は本発明の実施例を示すＧａＡｓＨＥＭＴ−ＩＣ
の断面図である。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はチャネル層、３はゲ
ート、 ４はソース領域、５はドレイン領
域、 ６は絶縁層、７は抵抗層形成領域、 ８はｎ”−ＧａＡｓ層、 ８Ｒは抵抗層、９は絶縁
性化合物半導体層 を示す。 第 １ 図 第２０ 躬３図
Claims (1)
- 素子形成処理を終えた化合物半導体基板、もしくは該
基板上に被着された絶縁性化合物半導体層上に絶縁層を
被着し、抵抗層形成領域の該絶縁層を開口して該化合物
半導体基板、もしくは該絶縁性化合物半導体層を露出さ
せ、該開口部に化合物半導体層を成長して形成すること
を特徴とする抵抗層の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59221513A JPS6199364A (ja) | 1984-10-22 | 1984-10-22 | 抵抗層の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59221513A JPS6199364A (ja) | 1984-10-22 | 1984-10-22 | 抵抗層の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6199364A true JPS6199364A (ja) | 1986-05-17 |
Family
ID=16767888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59221513A Pending JPS6199364A (ja) | 1984-10-22 | 1984-10-22 | 抵抗層の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6199364A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133343A (ja) * | 1987-11-19 | 1989-05-25 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPH01133352A (ja) * | 1987-11-19 | 1989-05-25 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPH01133351A (ja) * | 1987-11-19 | 1989-05-25 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPH01161749A (ja) * | 1987-12-17 | 1989-06-26 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPH01171264A (ja) * | 1987-12-25 | 1989-07-06 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPH01171263A (ja) * | 1987-12-25 | 1989-07-06 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPH01175252A (ja) * | 1987-12-28 | 1989-07-11 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
-
1984
- 1984-10-22 JP JP59221513A patent/JPS6199364A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133343A (ja) * | 1987-11-19 | 1989-05-25 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPH01133352A (ja) * | 1987-11-19 | 1989-05-25 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPH01133351A (ja) * | 1987-11-19 | 1989-05-25 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPH01161749A (ja) * | 1987-12-17 | 1989-06-26 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPH01171264A (ja) * | 1987-12-25 | 1989-07-06 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPH01171263A (ja) * | 1987-12-25 | 1989-07-06 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPH01175252A (ja) * | 1987-12-28 | 1989-07-11 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
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