JPH01135237A - フレーム同期パターン検出回路 - Google Patents
フレーム同期パターン検出回路Info
- Publication number
- JPH01135237A JPH01135237A JP62293716A JP29371687A JPH01135237A JP H01135237 A JPH01135237 A JP H01135237A JP 62293716 A JP62293716 A JP 62293716A JP 29371687 A JP29371687 A JP 29371687A JP H01135237 A JPH01135237 A JP H01135237A
- Authority
- JP
- Japan
- Prior art keywords
- state
- memory
- frame synchronization
- synchronizing pattern
- digital code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007704 transition Effects 0.000 claims abstract description 12
- 238000001514 detection method Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、フレーム同期パターン検出回路に関し、特に
ＣＣＩＴＴ勧告Ｇ−７０４５３，１における１マルチフ
レームが１２フレーム長である受信デジタル符号列から
フレーム同期パターンを検出するフレーム同期パターン
検出回路に関する。
ＣＣＩＴＴ勧告Ｇ−７０４５３，１における１マルチフ
レームが１２フレーム長である受信デジタル符号列から
フレーム同期パターンを検出するフレーム同期パターン
検出回路に関する。
［従来の技術］
従来のフレーム同期パターン検出回路としては特公昭６
１−４１１８６号に開示されるものがある。
１−４１１８６号に開示されるものがある。
このフレーム同期パターン検出回路は、所定のパターン
で各フレームにフレーム同期パルスを配置した１マルチ
フレームの受信デジタル符号列からフレーム同期パター
ンを検出する回路であって、遅延素子としてランダムア
クセスメモリを用いた遅延回路を前記１マルチフレーム
中に含まれるフレームの数と同じ数だけ配設し、前記受
信デジタル符号列をアドレス信号により順次シフトする
ようにした遅延回路群と、前記受信デジタル符号列に同
期するクロックパルスを前記フレームの構成によって定
まる分周比で分周して前記アドレス信号を発生するアド
レス計数回路と、前記各遅延回路の互いに同じ番地に前
記シフトされた受信デジタル符号列中の前記フレーム同
期パルスが前記所定のパターンに従って現われたときに
これを検出するパターン検出回路とを有する構成となっ
ていた。
で各フレームにフレーム同期パルスを配置した１マルチ
フレームの受信デジタル符号列からフレーム同期パター
ンを検出する回路であって、遅延素子としてランダムア
クセスメモリを用いた遅延回路を前記１マルチフレーム
中に含まれるフレームの数と同じ数だけ配設し、前記受
信デジタル符号列をアドレス信号により順次シフトする
ようにした遅延回路群と、前記受信デジタル符号列に同
期するクロックパルスを前記フレームの構成によって定
まる分周比で分周して前記アドレス信号を発生するアド
レス計数回路と、前記各遅延回路の互いに同じ番地に前
記シフトされた受信デジタル符号列中の前記フレーム同
期パルスが前記所定のパターンに従って現われたときに
これを検出するパターン検出回路とを有する構成となっ
ていた。
［発明が解決しようとする問題点］
上述した従来のフレーム同期パターン検出回路は、メモ
リとして１９３語１２ビット以上の容量を必要とするた
め、メモリを取り込んだＬＳＩ化が困難であるという欠
点がある。
リとして１９３語１２ビット以上の容量を必要とするた
め、メモリを取り込んだＬＳＩ化が困難であるという欠
点がある。
［問題点を解決するための手段］
本発明のフレーム同期パターン検出回路は、１９３ビッ
ト間隔で各フレームにフレーム同期パルスの１ビットを
配置したｉフレームが１９３ビット長であり、１マルチ
フレームが１２フレーム長である受信デジタル符号列か
らフレーム同期パターンを検出する回路であって、クロ
ック入力端子に接続された１９３進カウンタ及びタイミ
ング発生回路と、１９３進カウンタ及びタイミング発生
回路に接続された１９３語４ビットの容量を有する状態
メモリと、受信デジタル符号列入力端子及び状態メモリ
に接続された状態遷移決定回路から構成され、受信デジ
タル符号列の各ビットの値により状態メモリの内容を状
態遷移決定回路が更新し、フレーム同期パターン検出完
了状態に到達するとフレーム同期パターン検出とする構
成としている。
ト間隔で各フレームにフレーム同期パルスの１ビットを
配置したｉフレームが１９３ビット長であり、１マルチ
フレームが１２フレーム長である受信デジタル符号列か
らフレーム同期パターンを検出する回路であって、クロ
ック入力端子に接続された１９３進カウンタ及びタイミ
ング発生回路と、１９３進カウンタ及びタイミング発生
回路に接続された１９３語４ビットの容量を有する状態
メモリと、受信デジタル符号列入力端子及び状態メモリ
に接続された状態遷移決定回路から構成され、受信デジ
タル符号列の各ビットの値により状態メモリの内容を状
態遷移決定回路が更新し、フレーム同期パターン検出完
了状態に到達するとフレーム同期パターン検出とする構
成としている。
［実施例］
次に、本発明について図面を参照して詳細に説明する。
第１図は本発明の実施例のブロック図であり、第２図は
そのタイムチャートである。
そのタイムチャートである。
図において、１は受信デジタル符号列入力端子、２はク
ロック入力端子、３は状態遷移決定回路、４は１９３進
カウンタ、５はタイミング発生回路、６は状態メモリ、
７は同期パターン検出信号である。状態遷移決定回路３
は、受信デジタル符号列入力端子１及び状態メモリ６に
接続されている。１９３進カウンタ４及びタイミング発
生回路５は、クロック入力端子２及び状態メモリ６に接
続されている。また、状態メモリ６は、１９３語４ビッ
トの容量を有する。
ロック入力端子、３は状態遷移決定回路、４は１９３進
カウンタ、５はタイミング発生回路、６は状態メモリ、
７は同期パターン検出信号である。状態遷移決定回路３
は、受信デジタル符号列入力端子１及び状態メモリ６に
接続されている。１９３進カウンタ４及びタイミング発
生回路５は、クロック入力端子２及び状態メモリ６に接
続されている。また、状態メモリ６は、１９３語４ビッ
トの容量を有する。
状態メモリ６は、１９３進カウンタ４の出力をメモリア
ドレスとしてタイミング発生回路５により指定される読
出しあるいは書込み動作を行う。状態メモリ６から読出
された値を旧状態とし、受信デジタル符号列入力端子１
からの信号を人力として状態遷移決定回路３は、第３図
に示される真理値状態により親状態を決定し、状態メモ
リ６に書込む。
ドレスとしてタイミング発生回路５により指定される読
出しあるいは書込み動作を行う。状態メモリ６から読出
された値を旧状態とし、受信デジタル符号列入力端子１
からの信号を人力として状態遷移決定回路３は、第３図
に示される真理値状態により親状態を決定し、状態メモ
リ６に書込む。
また、状態メモリ６の各アドレスの内容は、１９３ビッ
トごとに書替えられる。フレーム同期パターン受信中は
、状態メモリ６の対応するアドレスの内容はＯ→１→２
→・・・１０→１１→０と変化するから、旧状態が１１
であり、且つ受信デジタル符号列入力端子１からの信号
がＯの時に、同期パターン検出信号７を１とし、これ以
外の場合には０にすることによりフレーム同期パターン
検出を行う。
トごとに書替えられる。フレーム同期パターン受信中は
、状態メモリ６の対応するアドレスの内容はＯ→１→２
→・・・１０→１１→０と変化するから、旧状態が１１
であり、且つ受信デジタル符号列入力端子１からの信号
がＯの時に、同期パターン検出信号７を１とし、これ以
外の場合には０にすることによりフレーム同期パターン
検出を行う。
［発明の効果］
以上説明したように本発明は、１９３ビット間隔で各フ
レームにフレーム同期パルスの１ビットを配置した１フ
レームが１９３ビット長であり、１マルチフレームが１
２フレーム長である受信デジタル符号列からフレーム同
期パターンを検出する回路であって、クロック入力端子
に接続された１９３進カウンタ及びタイミング発生回路
と、１９３進カウンタ及びタイミング発生回路に接続さ
れた１９３語４ビットの容量を有する状態メモリと、受
信デジタル符号列入力端子及び状態メモリに接続された
状態遷移決定回路から構成され、受信デジタル符号列の
各ビットの値により状態メモリの内容を状態遷移決定回
路が更新し、フレーム同期パターン検出完了状態に到達
するとフレーム同期パターン検出とすることを特徴とす
ることにより、ＬＳＩ化を容易にでき装置に搭載時の部
品点数の削減、信頼性の向上、コスト低減を図ることが
できる効果がある。
レームにフレーム同期パルスの１ビットを配置した１フ
レームが１９３ビット長であり、１マルチフレームが１
２フレーム長である受信デジタル符号列からフレーム同
期パターンを検出する回路であって、クロック入力端子
に接続された１９３進カウンタ及びタイミング発生回路
と、１９３進カウンタ及びタイミング発生回路に接続さ
れた１９３語４ビットの容量を有する状態メモリと、受
信デジタル符号列入力端子及び状態メモリに接続された
状態遷移決定回路から構成され、受信デジタル符号列の
各ビットの値により状態メモリの内容を状態遷移決定回
路が更新し、フレーム同期パターン検出完了状態に到達
するとフレーム同期パターン検出とすることを特徴とす
ることにより、ＬＳＩ化を容易にでき装置に搭載時の部
品点数の削減、信頼性の向上、コスト低減を図ることが
できる効果がある。
第１図は本発明のフレーム同期パターン検出回路のブロ
ック図、第２図は本発明のタイムチャート第３図は状態
遷移決定回路の真理を示す図である。 １：受信デジタル符号列入力端子 ２：クロツタ入力端子 ３：状態遷移決定回路 ４ ： １９３進カウンタ ５：タイミング発生回路 ６：状態メモリ ７：同期パターン検出信号
ック図、第２図は本発明のタイムチャート第３図は状態
遷移決定回路の真理を示す図である。 １：受信デジタル符号列入力端子 ２：クロツタ入力端子 ３：状態遷移決定回路 ４ ： １９３進カウンタ ５：タイミング発生回路 ６：状態メモリ ７：同期パターン検出信号
Claims (1)
- １９３ビット間隔で各フレームにフレーム同期パルス
の１ビットを配置した１フレームが１９３ビット長であ
り、１マルチフレームが１２フレーム長である受信デジ
タル符号列からフレーム同期パターンを検出する回路で
あって、クロック入力端子に接続された１９３進カウン
タ及びタイミング発生回路と、１９３進カウンタ及びタ
イミング発生回路に接続された１９３語４ビットの容量
を有する状態メモリと、受信デジタル符号列入力端子及
び状態メモリに接続された状態遷移決定回路から構成さ
れ、受信デジタル符号列の各ビットの値により状態メモ
リの内容を状態遷移決定回路が更新し、フレーム同期パ
ターン検出完了状態に到達するとフレーム同期パターン
検出とすることを特徴とするフレーム同期パターン検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293716A JPH01135237A (ja) | 1987-11-20 | 1987-11-20 | フレーム同期パターン検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293716A JPH01135237A (ja) | 1987-11-20 | 1987-11-20 | フレーム同期パターン検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01135237A true JPH01135237A (ja) | 1989-05-26 |
Family
ID=17798318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62293716A Pending JPH01135237A (ja) | 1987-11-20 | 1987-11-20 | フレーム同期パターン検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01135237A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008064258A (ja) * | 2006-09-08 | 2008-03-21 | Minebea Co Ltd | 薄型電磁クラッチ |
-
1987
- 1987-11-20 JP JP62293716A patent/JPH01135237A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008064258A (ja) * | 2006-09-08 | 2008-03-21 | Minebea Co Ltd | 薄型電磁クラッチ |
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