JPH0797325B2 - パリティ演算回路 - Google Patents
パリティ演算回路Info
- Publication number
- JPH0797325B2 JPH0797325B2 JP1083248A JP8324889A JPH0797325B2 JP H0797325 B2 JPH0797325 B2 JP H0797325B2 JP 1083248 A JP1083248 A JP 1083248A JP 8324889 A JP8324889 A JP 8324889A JP H0797325 B2 JPH0797325 B2 JP H0797325B2
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- JP
- Japan
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- circuit
- signal
- frame
- level
- output
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- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 claims description 26
- 230000000630 rising effect Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はディジタル信号の１フレーム中に含まれる“1"
の信号の数が偶数か奇数かを計算するパリティ演算回路
に関する。
の信号の数が偶数か奇数かを計算するパリティ演算回路
に関する。
＜従来の技術＞（第６〜７図） ディジタル信号の伝送では、信号をフレーム単位に区切
って伝送しており、そのフレームの区切りとして所定パ
ターンのフレーム信号を先頭に配置している。
って伝送しており、そのフレームの区切りとして所定パ
ターンのフレーム信号を先頭に配置している。
また、このようなディジタル伝送では、データの誤りを
発見するために、１フレーム中の“1"の信号の数が常に
偶数（あるいは奇数）となるように構成したり、前フレ
ーム中の“1"の信号の数が偶数か奇数かを示す信号を次
のフレーム中に挿入して、データの誤りを調べるように
している。
発見するために、１フレーム中の“1"の信号の数が常に
偶数（あるいは奇数）となるように構成したり、前フレ
ーム中の“1"の信号の数が偶数か奇数かを示す信号を次
のフレーム中に挿入して、データの誤りを調べるように
している。
このような目的のために、従来より第６図に示すような
パリティ演算回路があった。
パリティ演算回路があった。
第６図において、１はクロック信号の立上りに同期して
伝送信号のレベルを読みとり、読みとったレベルが“1"
のとき出力Q1を反転させるＴ型のフリップフロップ回路
（以下FF回路と記す）である。
伝送信号のレベルを読みとり、読みとったレベルが“1"
のとき出力Q1を反転させるＴ型のフリップフロップ回路
（以下FF回路と記す）である。
２、３はフレーム同期信号の立上りでデータを記憶する
Ｄ型のFF回路であり、４はエクスクルーシブオア回路
（以下EXオア回路と記す）である。
Ｄ型のFF回路であり、４はエクスクルーシブオア回路
（以下EXオア回路と記す）である。
この回路で第７図（ａ）に示すような伝送信号がFF回路
１に入力されると、クロック信号（同図（ｂ））の立上
りでそのレベルが読みとられ、“1"の信号が入力される
毎にその出力レベルが反転する（同図（ｃ））。
１に入力されると、クロック信号（同図（ｂ））の立上
りでそのレベルが読みとられ、“1"の信号が入力される
毎にその出力レベルが反転する（同図（ｃ））。
第１フレームの最終の伝送信号のレベル（この場合
“1"）が読みとられたとき（t0時）のFF回路１の出力Q1
が図のように“H"レベルになると、第２フレームの開始
時（t1時）に立上るフレーム同期信号（同図（ｄ））に
よって、この“H"レベルがFF回路２に記憶され、その出
力Q2は同図（ｅ）のように“H"レベルとなる。
“1"）が読みとられたとき（t0時）のFF回路１の出力Q1
が図のように“H"レベルになると、第２フレームの開始
時（t1時）に立上るフレーム同期信号（同図（ｄ））に
よって、この“H"レベルがFF回路２に記憶され、その出
力Q2は同図（ｅ）のように“H"レベルとなる。
このときFF回路３の出力Q3（同図（ｆ））は“L"レベル
のままであるから、EXオア回路４の出力は同図（ｇ）の
ように“H"レベルとなる。
のままであるから、EXオア回路４の出力は同図（ｇ）の
ように“H"レベルとなる。
第２フレームが開始されても、FF回路１の出力は“1"の
信号が入力されるt2時までは“H"レベル状態で、t2時に
“L"レベルとなり、以下“1"の信号が入力される毎に出
力レベルが反転する。
信号が入力されるt2時までは“H"レベル状態で、t2時に
“L"レベルとなり、以下“1"の信号が入力される毎に出
力レベルが反転する。
したがって、第２フレーム終了時のFF回路１の出力は第
１フレーム終了時の出力レベルに依存することになる。
１フレーム終了時の出力レベルに依存することになる。
即ち、前のフレーム終了時のFF回路１の出力レベル（こ
のレベルはFF回路３に記憶されている）と現フレーム終
了時のFF回路１の出力レベル（このレベルはFF回路２に
記憶されている）とが同一レベルのときは、現フレーム
に含まれていた“1"の信号の数が偶数であり、異なるレ
ベルのときは現フレームに含まれていた“1"の信号の数
が奇数であることが判定でき、この判定をEXオア回路４
で行なって、偶数のときには“L"レベル、奇数のときに
は“H"レベルの判定結果を出力することになる。
のレベルはFF回路３に記憶されている）と現フレーム終
了時のFF回路１の出力レベル（このレベルはFF回路２に
記憶されている）とが同一レベルのときは、現フレーム
に含まれていた“1"の信号の数が偶数であり、異なるレ
ベルのときは現フレームに含まれていた“1"の信号の数
が奇数であることが判定でき、この判定をEXオア回路４
で行なって、偶数のときには“L"レベル、奇数のときに
は“H"レベルの判定結果を出力することになる。
＜発明が解決しようとする課題＞ しかしながら、前記のように前フレーム終了時の結果と
現フレーム終了時の結果との演算によって現フレームの
パリティ計算を行なう回路では、前フレームの結果を記
憶するためのFF回路３と演算のためのEXオア回路４が必
要となり、多チャンネルの伝送信号のパリティ演算を同
時に行なう場合に、回路の規模が非常に大きくなってし
まう。
現フレーム終了時の結果との演算によって現フレームの
パリティ計算を行なう回路では、前フレームの結果を記
憶するためのFF回路３と演算のためのEXオア回路４が必
要となり、多チャンネルの伝送信号のパリティ演算を同
時に行なう場合に、回路の規模が非常に大きくなってし
まう。
このため、新たなフレームの開始直後（第７図t1時から
t1′時の間）にFF回路１の出力をリセットすることによ
り、前フレームの結果に関係なく、そのフレーム毎の
“1"の信号の数が偶数か奇数かの判定結果（パリティ信
号）を直接FF回路２から出力させることが考えられる
が、伝送信号の速度が速くなると、この短時間の間（t1
時からt1′時の間）にFF回路２のデータ読み込みとFF回
路１のリセットとを行なわなければならず、FF回路１の
セットアップ時間とFF回路２のホールド時間とを見込ん
で伝送信号の速度よりさらに高速動作の可能なFF回路を
用いなければならないという問題があった。
t1′時の間）にFF回路１の出力をリセットすることによ
り、前フレームの結果に関係なく、そのフレーム毎の
“1"の信号の数が偶数か奇数かの判定結果（パリティ信
号）を直接FF回路２から出力させることが考えられる
が、伝送信号の速度が速くなると、この短時間の間（t1
時からt1′時の間）にFF回路２のデータ読み込みとFF回
路１のリセットとを行なわなければならず、FF回路１の
セットアップ時間とFF回路２のホールド時間とを見込ん
で伝送信号の速度よりさらに高速動作の可能なFF回路を
用いなければならないという問題があった。
本発明はこのような問題を解決したパリティ演算回路を
提供することを目的としている。
提供することを目的としている。
＜課題を解決するための手段＞ 前記課題を解決するために本発明のパリティ演算回路
は、 所定パタンの複数ビットのフレーム信号と該フレーム信
号に続く所定長のデータ信号とで１フレームが構成され
る伝送信号のパリティ演算を行うパリティ演算回路にお
いて、 前記伝送信号中の“1"の信号を受ける毎に出力レベルを
反転させる第１のフリップフロップ回路と、 前記第１のフリップフロップ回路が前記フレーム信号中
の所定ビット位置の信号を受けているときに、該第１の
フリップフロップ回路の出力を、前記フレーム信号の前
記所定ビット位置までのパタンで予め定まる所定のレベ
ルにセットするセット回路と、 １フレームの最終の伝送信号を受けた前記第１のフリッ
プフロップ回路の出力レベルを、前記フレーム信号を含
む１フレーム中の“1"の信号数の奇偶を示す信号として
記憶して出力する第２のフリップフロップ回路とを備え
ている。
は、 所定パタンの複数ビットのフレーム信号と該フレーム信
号に続く所定長のデータ信号とで１フレームが構成され
る伝送信号のパリティ演算を行うパリティ演算回路にお
いて、 前記伝送信号中の“1"の信号を受ける毎に出力レベルを
反転させる第１のフリップフロップ回路と、 前記第１のフリップフロップ回路が前記フレーム信号中
の所定ビット位置の信号を受けているときに、該第１の
フリップフロップ回路の出力を、前記フレーム信号の前
記所定ビット位置までのパタンで予め定まる所定のレベ
ルにセットするセット回路と、 １フレームの最終の伝送信号を受けた前記第１のフリッ
プフロップ回路の出力レベルを、前記フレーム信号を含
む１フレーム中の“1"の信号数の奇偶を示す信号として
記憶して出力する第２のフリップフロップ回路とを備え
ている。
＜作用＞ このように構成したため、本発明のパリティ演算回路で
は、第１のフリップフロップ回路がフレーム信号中の所
定ビット位置の信号を受けているときに、この第１のフ
リップフロップ回路の出力が、フレーム信号の所定ビッ
ト位置までのパタンで予め定まる所定のレベルにセット
され、以後に続く伝送信号の“1"の信号を受ける毎に出
力レベルが反転される。そして、１フレームの最終の伝
送信号を受けたときの第１のフリップフロップ回路の出
力レベルは、フレーム信号を含む１フレーム中の“1"の
信号数の奇偶を示す信号として第２のフリップフロップ
回路に記憶されて出力される。
は、第１のフリップフロップ回路がフレーム信号中の所
定ビット位置の信号を受けているときに、この第１のフ
リップフロップ回路の出力が、フレーム信号の所定ビッ
ト位置までのパタンで予め定まる所定のレベルにセット
され、以後に続く伝送信号の“1"の信号を受ける毎に出
力レベルが反転される。そして、１フレームの最終の伝
送信号を受けたときの第１のフリップフロップ回路の出
力レベルは、フレーム信号を含む１フレーム中の“1"の
信号数の奇偶を示す信号として第２のフリップフロップ
回路に記憶されて出力される。
＜実施例＞（第１〜３図） 以下、図面に基づいて本発明の一実施例を説明する。
第１図は本発明の一実施例を示す回路図であり、伝送信
号中に含まれるフレーム信号の先頭ビットが“0"である
場合のパリティ演算回路である。
号中に含まれるフレーム信号の先頭ビットが“0"である
場合のパリティ演算回路である。
第１図において、11は前記同様に伝送信号のレベルをク
ロック信号の立上りで読みとり、読みとったレベルが
“1"のときには出力Q1を反転させる第１のフリップフロ
ップ回路（以下FF回路と記す）であり、リセット端子Ｒ
に“L"レベルのセット信号を受けると出力Q1が“L"レベ
ルにセットされる。
ロック信号の立上りで読みとり、読みとったレベルが
“1"のときには出力Q1を反転させる第１のフリップフロ
ップ回路（以下FF回路と記す）であり、リセット端子Ｒ
に“L"レベルのセット信号を受けると出力Q1が“L"レベ
ルにセットされる。
12は第１のFF回路11の出力Q1のレベルをフレーム同期信
号の立上り時に記憶してQ2に出力する第２のFF回路であ
る。
号の立上り時に記憶してQ2に出力する第２のFF回路であ
る。
13は、フレーム同期信号が立上ってから最初のクロック
パルスに同期したセット信号を第１のFF回路11のリセッ
ト端子Ｒに出力してその出力レベルを“L"レベルにセッ
トするセット回路である。
パルスに同期したセット信号を第１のFF回路11のリセッ
ト端子Ｒに出力してその出力レベルを“L"レベルにセッ
トするセット回路である。
このセット回路13は、例えば第２図に示すように、フレ
ーム同期信号の立上りを検出して出力Q4を“H"レベルに
するFF回路14と、FF回路14の出力が“H"レベルになった
ことをクロック信号の立上りで検出して出力Q5を“H"レ
ベルにするFF回路15と、FF回路15の出力Q5が“H"レベル
になったことをクロック信号の立下りで検出してFF回路
14、15をリセットするFF回路16とから構成されている。
ーム同期信号の立上りを検出して出力Q4を“H"レベルに
するFF回路14と、FF回路14の出力が“H"レベルになった
ことをクロック信号の立上りで検出して出力Q5を“H"レ
ベルにするFF回路15と、FF回路15の出力Q5が“H"レベル
になったことをクロック信号の立下りで検出してFF回路
14、15をリセットするFF回路16とから構成されている。
したがって、このセット回路13は、フレーム同期信号が
立上ってから最初のクロック信号に同期した“L"レベル
のセット信号をFF回路15の反転出力５から出力するこ
とになる。
立上ってから最初のクロック信号に同期した“L"レベル
のセット信号をFF回路15の反転出力５から出力するこ
とになる。
次に、この回路の動作について説明する。
第３図（ａ）に示すように伝送信号が第１のFF回路11に
入力されると、クロック信号（同図（ｂ））の立上りで
そのレベルが読みとられ、“1"の信号が入力される毎に
出力Q1（同図（ｃ））が反転する。
入力されると、クロック信号（同図（ｂ））の立上りで
そのレベルが読みとられ、“1"の信号が入力される毎に
出力Q1（同図（ｃ））が反転する。
第１フレームの最終の伝送信号（この場合“1"）を受け
た第１のFF回路11の出力Q1がt0時に“H"レベルとなり、
次の第２フレームのフレーム信号がフレーム同期信号
（同図（ｄ））の立上り（t1時）に同期して入力され
る。
た第１のFF回路11の出力Q1がt0時に“H"レベルとなり、
次の第２フレームのフレーム信号がフレーム同期信号
（同図（ｄ））の立上り（t1時）に同期して入力され
る。
フレーム信号の先頭ビットは“0"であるため、この読み
とったデータによる出力レベルの反転動作はないが、セ
ット回路13からのセット信号（同図（ｅ））がこのクロ
ック信号と同期して第１のFF回路11に入力されるため、
第１のFF回路11の出力レベルはt2時に“0"レベルにセッ
トされる。
とったデータによる出力レベルの反転動作はないが、セ
ット回路13からのセット信号（同図（ｅ））がこのクロ
ック信号と同期して第１のFF回路11に入力されるため、
第１のFF回路11の出力レベルはt2時に“0"レベルにセッ
トされる。
この第１のFF回路11は、以後に続く伝送信号の“1"の信
号を受ける毎に反転し、第２フレームの最終信号を受け
た第１のFF回路11の出力レベル（この場合“L"レベル）
が、フレーム同期信号の次の立上り時（t3時）に第２の
FF回路12によって記憶される。
号を受ける毎に反転し、第２フレームの最終信号を受け
た第１のFF回路11の出力レベル（この場合“L"レベル）
が、フレーム同期信号の次の立上り時（t3時）に第２の
FF回路12によって記憶される。
第２のFF回路12の出力Q2レベル（同図（ｆ））はこの第
２フレーム中の“1"の信号の数が偶数か奇数かを示すパ
リティ信号であり、図に示すようにt3時以後の出力が
“L"レベルのときは第２フレームのパリティが偶数であ
ると判定することができる。
２フレーム中の“1"の信号の数が偶数か奇数かを示すパ
リティ信号であり、図に示すようにt3時以後の出力が
“L"レベルのときは第２フレームのパリティが偶数であ
ると判定することができる。
なお、この回路では、クロック信号と同期するほぼ同一
幅のセット信号で第１のFF回路11をセットでき、第１の
FF回路11のセットアップ時間Tsおよび第２のFF回路12の
ホールド時間Thをクロック信号のほぼ半周期分とること
ができ、高速な伝送信号に対しても十分余裕のある動作
が期待できる。
幅のセット信号で第１のFF回路11をセットでき、第１の
FF回路11のセットアップ時間Tsおよび第２のFF回路12の
ホールド時間Thをクロック信号のほぼ半周期分とること
ができ、高速な伝送信号に対しても十分余裕のある動作
が期待できる。
＜他の実施例＞ なお、前記実施例は１系列の伝送信号に対するパリティ
演算回路について示したものであるが、同一フレーム信
号を有してフレーム同期した多系列の伝送信号について
も本発明を適用することができる。
演算回路について示したものであるが、同一フレーム信
号を有してフレーム同期した多系列の伝送信号について
も本発明を適用することができる。
即ち、第４図に示すように、第１、第２のFF回路11、12
を各系列毎に設け、フレーム信号の先頭ビットが前記同
様に“0"のときはリセット端子Ｒ、“1"のときはセット
端子Ｓにセット回路13からのセット信号を与えられるよ
うにスイッチ20を設けておけば、各系列毎に前記同様の
パリティ演算を行なうことができる。
を各系列毎に設け、フレーム信号の先頭ビットが前記同
様に“0"のときはリセット端子Ｒ、“1"のときはセット
端子Ｓにセット回路13からのセット信号を与えられるよ
うにスイッチ20を設けておけば、各系列毎に前記同様の
パリティ演算を行なうことができる。
この場合、系列が増えてもセット回路を共通で使用でき
るという利点がある。
るという利点がある。
また、前記実施例では、フレーム信号の先頭ビットが
“0"である場合について説明したが、先頭ビットが“1"
の場合は、セット回路13からの信号によって第１のFF回
路11の出力レベルを“1"にセットすればよい。また、フ
レーム信号の先頭ビットのみでなく、例えば第５図に示
すフレーム信号（1011）のように“1"の信号の数が奇数
である場合は、フレーム信号の最終ビット入力中に第１
のFF回路11を“1"にセットするようにしてもよく、この
セット方法はフレーム信号のパタンに応じて種々変形す
ることが可能である。
“0"である場合について説明したが、先頭ビットが“1"
の場合は、セット回路13からの信号によって第１のFF回
路11の出力レベルを“1"にセットすればよい。また、フ
レーム信号の先頭ビットのみでなく、例えば第５図に示
すフレーム信号（1011）のように“1"の信号の数が奇数
である場合は、フレーム信号の最終ビット入力中に第１
のFF回路11を“1"にセットするようにしてもよく、この
セット方法はフレーム信号のパタンに応じて種々変形す
ることが可能である。
＜発明の効果＞ 本発明のパリティ演算回路は、前記説明のように伝送信
号の“1"の信号の入力毎に出力を反転させる第１のフリ
ップフロップ回路がフレーム信号中の所定ビット位置の
信号を受けているときに、その第１のフリップフロップ
回路の出力を、フレーム信号の所定ビット位置までのパ
タンで予め定まる所定のレベルにセットするようにして
いるため、前フレームの結果との演算を行なうことな
く、各フレーム毎に直接演算を行なうことができ、多チ
ャンネルの伝送信号に対するパリティ演算を行なう場合
でも、回路規模が大きくならずに済む。
号の“1"の信号の入力毎に出力を反転させる第１のフリ
ップフロップ回路がフレーム信号中の所定ビット位置の
信号を受けているときに、その第１のフリップフロップ
回路の出力を、フレーム信号の所定ビット位置までのパ
タンで予め定まる所定のレベルにセットするようにして
いるため、前フレームの結果との演算を行なうことな
く、各フレーム毎に直接演算を行なうことができ、多チ
ャンネルの伝送信号に対するパリティ演算を行なう場合
でも、回路規模が大きくならずに済む。
また、フレーム信号を受けている時間の任意なタイミン
グで第１のフリップフロップをセットできるため、伝送
信号の速度に応じた回路を使用することができ特別に高
速なものを必要としない。
グで第１のフリップフロップをセットできるため、伝送
信号の速度に応じた回路を使用することができ特別に高
速なものを必要としない。
第１図は本発明の一実施例を示す回路図、第２図は、一
実施例の要部の回路図を示す図、第３図（ａ）〜（ｆ）
は一実施例の動作タイミングを示す図である。 第４図は本発明の他の実施例を示す回路図、第５図は本
発明の他の実施例を示すタイミング図である。 第６図は従来回路を示す回路図、第７図（ａ）〜（ｇ）
は従来回路の動作タイミングを示す図である。 11……第１のフリップフロップ回路、12……第２のフリ
ップフロップ回路、13……セット回路。
実施例の要部の回路図を示す図、第３図（ａ）〜（ｆ）
は一実施例の動作タイミングを示す図である。 第４図は本発明の他の実施例を示す回路図、第５図は本
発明の他の実施例を示すタイミング図である。 第６図は従来回路を示す回路図、第７図（ａ）〜（ｇ）
は従来回路の動作タイミングを示す図である。 11……第１のフリップフロップ回路、12……第２のフリ
ップフロップ回路、13……セット回路。
Claims (1)
- 【請求項１】所定パタンの複数ビットのフレーム信号と
該フレーム信号に続く所定長のデータ信号とで１フレー
ムが構成される伝送信号のパリティ演算を行うパリティ
演算回路において、 前記伝送信号中の“1"の信号を受ける毎に出力レベルを
反転させる第１のフリップフロップ回路と、 前記第１のフリップフロップ回路が前記フレーム信号中
の所定ビット位置の信号を受けているときに、該第１の
フリップフロップ回路の出力を、前記フレーム信号の前
記所定ビット位置までのパタンで予め定まる所定のレベ
ルにセットするセット回路と、 １フレームの最終の伝送信号を受けた前記第１のフリッ
プフロップ回路の出力レベルを、前記フレーム信号を含
む１フレーム中の“1"の信号数の奇偶を示す信号として
記憶して出力する第２のフリップフロップ回路とを備え
たことを特徴とするパリティ演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1083248A JPH0797325B2 (ja) | 1989-03-31 | 1989-03-31 | パリティ演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1083248A JPH0797325B2 (ja) | 1989-03-31 | 1989-03-31 | パリティ演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02260044A JPH02260044A (ja) | 1990-10-22 |
| JPH0797325B2 true JPH0797325B2 (ja) | 1995-10-18 |
Family
ID=13797031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1083248A Expired - Lifetime JPH0797325B2 (ja) | 1989-03-31 | 1989-03-31 | パリティ演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797325B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0392016A (ja) * | 1989-09-05 | 1991-04-17 | Nec Corp | パリティ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61109155A (ja) * | 1984-11-01 | 1986-05-27 | Mitsubishi Electric Corp | パリテイ検出回路 |
| JPS63273139A (ja) * | 1987-04-30 | 1988-11-10 | Fujitsu Ltd | パリテイチエツク検出デ−タ保持回路 |
-
1989
- 1989-03-31 JP JP1083248A patent/JPH0797325B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02260044A (ja) | 1990-10-22 |
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