JPS63294151A - 並列形フレ−ム同期回路 - Google Patents
並列形フレ−ム同期回路Info
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- JPS63294151A JPS63294151A JP62128145A JP12814587A JPS63294151A JP S63294151 A JPS63294151 A JP S63294151A JP 62128145 A JP62128145 A JP 62128145A JP 12814587 A JP12814587 A JP 12814587A JP S63294151 A JPS63294151 A JP S63294151A
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- frame
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル通信装置に使用するフレーム同期回
路に係り、特に、入力信号をｎ（≧２の整数）並列に展
開した低速度の並列信号についてフレーム同期をとる並
列形フレーム同期回路に関する。
路に係り、特に、入力信号をｎ（≧２の整数）並列に展
開した低速度の並列信号についてフレーム同期をとる並
列形フレーム同期回路に関する。
従来の並列形フレーム同期技術に関するものとして、特
開昭６１−５６４１号がある。この従来技術においては
、信号の選択回路の出力にフレーム同期パターン検出回
路を接続し、フレーム同期パターン未検出時には、並列
展開後の低速度クロック１個分について、フレームカウ
ンタを１ ｂｉｔ即時シフトし、フレームカウンタが１
フレ一ム分シフトしてもフレーム同期パターンが未検出
の場合には、信号の選択回路の選択切換えを行って選択
回路からの出力信号を並列展開前の高速クロックについ
て１個分位相シフトさせ、フレーム同期パターンを探索
する構成となっている。
開昭６１−５６４１号がある。この従来技術においては
、信号の選択回路の出力にフレーム同期パターン検出回
路を接続し、フレーム同期パターン未検出時には、並列
展開後の低速度クロック１個分について、フレームカウ
ンタを１ ｂｉｔ即時シフトし、フレームカウンタが１
フレ一ム分シフトしてもフレーム同期パターンが未検出
の場合には、信号の選択回路の選択切換えを行って選択
回路からの出力信号を並列展開前の高速クロックについ
て１個分位相シフトさせ、フレーム同期パターンを探索
する構成となっている。
上記従来技術によれば、フレーム同期回路の性能の指標
となる最悪平均同期復帰時間Ｔｓは、近似的に以下の式
で求められる。
となる最悪平均同期復帰時間Ｔｓは、近似的に以下の式
で求められる。
ここで、ｎは並列展開数、Ｔ、はフレーム周期、ｒは１
系列のフレーム同期パターンのビット数、Ｎはフレーム
の総ビット数、Ｋは１フレーム中に含まれるフレーム同
期パターンの系列数、Ｐは比較対象としたビットがフレ
ーム同期パターンのビこれに対し、上記従来技術を開示
する公開特許公報中で比較されている１ビット即時シフ
ト方式による、最悪平均同期復帰時間Ｔ／８は、近似的
に以下の式で求められる。
系列のフレーム同期パターンのビット数、Ｎはフレーム
の総ビット数、Ｋは１フレーム中に含まれるフレーム同
期パターンの系列数、Ｐは比較対象としたビットがフレ
ーム同期パターンのビこれに対し、上記従来技術を開示
する公開特許公報中で比較されている１ビット即時シフ
ト方式による、最悪平均同期復帰時間Ｔ／８は、近似的
に以下の式で求められる。
ここで、Ｔｆ、Ｎ、に、ｒおよびＰば、上記Ｔ８の計算
式（１）の場合と同様の意味を有する。
式（１）の場合と同様の意味を有する。
上記に、ｐ、ｎ、ｒ、Ｎの間で
の関係がある場合、上記従来技術による並列形フレーム
同期方式の最悪平均同期復帰時間と同等になる。しかし
、上記（３）式が成立しないような場合には、１ビット
即時シフト方式に比べ著しく最悪平均同期復帰時間が長
くなるという問題点がある。
同期方式の最悪平均同期復帰時間と同等になる。しかし
、上記（３）式が成立しないような場合には、１ビット
即時シフト方式に比べ著しく最悪平均同期復帰時間が長
くなるという問題点がある。
本発明の目的は、式（３）の制限によらず、並列形フレ
ーム同期回路の最悪平均同期復帰時間を、１ビット即時
シフト方式と同等まで短縮でき同期復帰特性を改善でき
る並列形フレーム同期回路を提供することにある。
ーム同期回路の最悪平均同期復帰時間を、１ビット即時
シフト方式と同等まで短縮でき同期復帰特性を改善でき
る並列形フレーム同期回路を提供することにある。
上記目的は、（ｎ十ｒ−１）個に並列展開された低速度
信号の中の特定のｍ個の低速度信号中に含まれるフレー
ム同期パターンの一部分の信号を監視し、監視結果を並
列展開されたフレーム同期パターンの並列展開位相信号
として出力する監視手段と、該監視手段からの位相信号
を記憶する記憶手段と、フレーム同期パターンを探索す
るハンチング動作時には前記監視手段からの出力信号に
よって選択回路を制御し、その他の場合には前記記憶手
段からの出力信号によって選択回路を制御する制御手段
とを設け、選択回路から出力される信号からフレーム同
期パターンを検出しフレーム同期をとる構成とする事に
より達成される。
信号の中の特定のｍ個の低速度信号中に含まれるフレー
ム同期パターンの一部分の信号を監視し、監視結果を並
列展開されたフレーム同期パターンの並列展開位相信号
として出力する監視手段と、該監視手段からの位相信号
を記憶する記憶手段と、フレーム同期パターンを探索す
るハンチング動作時には前記監視手段からの出力信号に
よって選択回路を制御し、その他の場合には前記記憶手
段からの出力信号によって選択回路を制御する制御手段
とを設け、選択回路から出力される信号からフレーム同
期パターンを検出しフレーム同期をとる構成とする事に
より達成される。
監視手段は１選択回路に入力する（ｎ＋ｒ−１）個の中
の特定のｍ個の低速度信号を監視し、ｒビットのフレー
ム同期パターンの中の一部分のパターンを検出する事に
より、ｎ種の並列展開位相の中からフレーム同期パター
ンの並列展開位相である可能性のある位相を唯一判定し
、その並列展開位相を信号出力する。フレーム同期パタ
ーンを探索しているハンチング動作時には、制御手段は
監視手段から出力される並列展開位相信号によって選択
回路を制御し、フレーム同期パターンの並列展開位相に
位相同期したｒ個の信号を選択し、選択回路から出力せ
しめる。このとき選択回路からのｒ並列の出力信号につ
いて、フレーム同期パターンを検出する検出手段により
、フレーム同期パターンの検出を行う。フレーム同期パ
ターンが検、′出されなかった場合には、上述のハンチ
ング動作を継続し、検出された場合には、位相同期動作
状態に移行し、フレーム同期パターンが検出された並列
展開位相を記憶した記憶手段の内容を、フレームカウン
タが動作し次のフレーム同期パターンの検出タイミング
がくるまで保持し、その間、制御手段は記憶手段から出
力される並列展開位相信号により選択回路を制御してｒ
個の信号を選択出力させる。この場合、次のフレーム同
期パターンの検出タイミングでは、前記記憶手段から出
力された信号を制御信号とすることで選択回路から出力
された信号について、フレーム同期パターンの検出を行
い、フレーム同期パターンが検出された場合には、上記
位相同期動作状態を継続し、未検出の場合には、前述の
ノ・ンチング動作状態に移行し、フレーム同期パターン
の探索を行う。
の特定のｍ個の低速度信号を監視し、ｒビットのフレー
ム同期パターンの中の一部分のパターンを検出する事に
より、ｎ種の並列展開位相の中からフレーム同期パター
ンの並列展開位相である可能性のある位相を唯一判定し
、その並列展開位相を信号出力する。フレーム同期パタ
ーンを探索しているハンチング動作時には、制御手段は
監視手段から出力される並列展開位相信号によって選択
回路を制御し、フレーム同期パターンの並列展開位相に
位相同期したｒ個の信号を選択し、選択回路から出力せ
しめる。このとき選択回路からのｒ並列の出力信号につ
いて、フレーム同期パターンを検出する検出手段により
、フレーム同期パターンの検出を行う。フレーム同期パ
ターンが検、′出されなかった場合には、上述のハンチ
ング動作を継続し、検出された場合には、位相同期動作
状態に移行し、フレーム同期パターンが検出された並列
展開位相を記憶した記憶手段の内容を、フレームカウン
タが動作し次のフレーム同期パターンの検出タイミング
がくるまで保持し、その間、制御手段は記憶手段から出
力される並列展開位相信号により選択回路を制御してｒ
個の信号を選択出力させる。この場合、次のフレーム同
期パターンの検出タイミングでは、前記記憶手段から出
力された信号を制御信号とすることで選択回路から出力
された信号について、フレーム同期パターンの検出を行
い、フレーム同期パターンが検出された場合には、上記
位相同期動作状態を継続し、未検出の場合には、前述の
ノ・ンチング動作状態に移行し、フレーム同期パターン
の探索を行う。
以上のような動作により、１ビット即時シフト 一方式
と同等の同期復帰特性を得る事ができる。
と同等の同期復帰特性を得る事ができる。
以下、本発明の一実施例を図面を参照して説明する。
第１図は本発明の第１実施例に係る並列形フレーム同期
回路の構成図である。本実施例は、並列展開数ｎが４で
、フレーム同期パターンのビット数ｒが４の場合である
。本実施例のフレーム同期回路には入力信号Ｄ１〜Ｄ４
が４並列で入力し、このうちり、が信号の最上位ビット
（ＭＳＢ）、Ｄ４が最下位ピッ）（ＬＳＢ）である。入
力信号り、〜Ｄ４のうちＤ２〜Ｄ４が、１ビット分信号
を遅延させる遅延回路５に入力され、入力信号Ｄ２〜Ｄ
４０１ピット遅延信号Ｄ′２〜Ｄ′４が遅延回路５から
出力され、これが前記の入力信号Ｄ１〜Ｄ４とあわせて
選択回路１に入力される。選択回路１に入力する信号Ｄ
Ｉ２〜Ｄ′４およびり、〜Ｄ４のうちＤ′４．Ｄ、およ
びＤ２の３個の信号を監視回路２に入力し、監視回路２
から出力される並列展開位相信号を制御回路９および記
憶回路３に入力する。制御回路９は、監視回路２からの
位相信号の他に、記憶回路３からも位相信号を受信し、
一方を選択しこれを制御信号として選択回路１に印加す
る。選択回路１は、制御回路９からの制御信号に従って
、前記の入力信号Ｄ′２〜Ｄ′４およびり、〜Ｄ４の７
本の信号の中から４本の並列信号す、〜ｂ４を選択し出
力する。例えば、前記制御信号が位相■を示す場合は、
入力信号Ｄ′２．Ｄ′３．Ｄ′４゜Ｄ、を並列信号ｂ１
〜ｂ４として出力し、制御信号が位相■を示すときは入
力信号Ｄ’、 、 Ｄ’４．Ｄ。
回路の構成図である。本実施例は、並列展開数ｎが４で
、フレーム同期パターンのビット数ｒが４の場合である
。本実施例のフレーム同期回路には入力信号Ｄ１〜Ｄ４
が４並列で入力し、このうちり、が信号の最上位ビット
（ＭＳＢ）、Ｄ４が最下位ピッ）（ＬＳＢ）である。入
力信号り、〜Ｄ４のうちＤ２〜Ｄ４が、１ビット分信号
を遅延させる遅延回路５に入力され、入力信号Ｄ２〜Ｄ
４０１ピット遅延信号Ｄ′２〜Ｄ′４が遅延回路５から
出力され、これが前記の入力信号Ｄ１〜Ｄ４とあわせて
選択回路１に入力される。選択回路１に入力する信号Ｄ
Ｉ２〜Ｄ′４およびり、〜Ｄ４のうちＤ′４．Ｄ、およ
びＤ２の３個の信号を監視回路２に入力し、監視回路２
から出力される並列展開位相信号を制御回路９および記
憶回路３に入力する。制御回路９は、監視回路２からの
位相信号の他に、記憶回路３からも位相信号を受信し、
一方を選択しこれを制御信号として選択回路１に印加す
る。選択回路１は、制御回路９からの制御信号に従って
、前記の入力信号Ｄ′２〜Ｄ′４およびり、〜Ｄ４の７
本の信号の中から４本の並列信号す、〜ｂ４を選択し出
力する。例えば、前記制御信号が位相■を示す場合は、
入力信号Ｄ′２．Ｄ′３．Ｄ′４゜Ｄ、を並列信号ｂ１
〜ｂ４として出力し、制御信号が位相■を示すときは入
力信号Ｄ’、 、 Ｄ’４．Ｄ。
Ｄ２を並列信号す、〜ｂ４として出力する。
同期パターン検出回路４は、この出力信号す。
〜ｂ４からフレーム同期パターンを検出し、パターン一
致判定回路乙に入力し、パターン一致判定回路６は、フ
レームカウンタ８から受信したフレーム検出タイミング
において、フレーム同期パターンが検出されたか否かを
判定し、判定結果を制御回路９および論理積回路（ＡＮ
Ｄ回路）７に出力する。ＡＮＤ回路７は、入力信号り、
〜Ｄ４とレートが等しい入力クロックと前記パターン一
致判定回路６からの信号との論理積をとり、フレームカ
ウンタ８に出力する。
致判定回路乙に入力し、パターン一致判定回路６は、フ
レームカウンタ８から受信したフレーム検出タイミング
において、フレーム同期パターンが検出されたか否かを
判定し、判定結果を制御回路９および論理積回路（ＡＮ
Ｄ回路）７に出力する。ＡＮＤ回路７は、入力信号り、
〜Ｄ４とレートが等しい入力クロックと前記パターン一
致判定回路６からの信号との論理積をとり、フレームカ
ウンタ８に出力する。
次に、第１図に示す並列形フレーム同期回路の動作につ
いて説明する。第２図は、選択回路１に入力する７並列
の信号Ｄ′２〜Ｄ′４およびり、〜Ｄ４に含まれる、フ
レーム同期パターンの可能な４種の並列展開位相を示し
たものである。第２図で縦に並んだＩｔ １１００Ｉｆ
というパターンが、この場合のフレーム同期パターンで
ある。また、図中のＸ印は、フレーム同期パターン以外
のランダム信号である。
いて説明する。第２図は、選択回路１に入力する７並列
の信号Ｄ′２〜Ｄ′４およびり、〜Ｄ４に含まれる、フ
レーム同期パターンの可能な４種の並列展開位相を示し
たものである。第２図で縦に並んだＩｔ １１００Ｉｆ
というパターンが、この場合のフレーム同期パターンで
ある。また、図中のＸ印は、フレーム同期パターン以外
のランダム信号である。
まず、ハンチング動作状態について説明する。
本実施例では、信号Ｄ′２〜Ｄ′４およびり、〜Ｄ４の
うち、信号Ｄ’４． Ｄ 、およびＤ２を監視し、第２
図の■〜■の４つの並列展開位相の中から、可能性のあ
る位相を監視回路２により唯一判定する。
うち、信号Ｄ’４． Ｄ 、およびＤ２を監視し、第２
図の■〜■の４つの並列展開位相の中から、可能性のあ
る位相を監視回路２により唯一判定する。
第３図は、実施例における監視回路２の一構成例である
。第３図の監視回路では、第２図の■〜■の４つの並列
展開位相に対して、■の位相：Ｐ２＝０．Ｐ、＝Ｏ２■
の位相’ Ｐ ２”Ｏｙ Ｐ １ ”’ ＋■の位相：
Ｐ ２”’１ ｒ Ｐ １ ＝０＋■の位相：Ｐ２＝
’ｙＰに１ を各々並列展開位相信号Ｐ１＋Ｐ２として
出力する。このとき、第２図のＸ印については、信号値
によって影響をうける事がない。従って、実施例におい
て、７並列の信号Ｄ′２〜Ｄ′４およびＤ１〜Ｄ４中に
任意の位相でフレーム同期バターン” １１００１’が
存在する場合でも、監視回路２によって唯一の正しい位
相を確定する事が可能であり、監視回路２から出力され
る並列展開信号を、制御回路９を通じて選択回路１に選
択制御信号として印加する事により、選択回路１からの
出力信号す、〜ｂ４をフレーム同期パターンと位相同期
するよう正しく選択する事が可能である。フレーム同期
パターンの検出は、選択回路１の出力信号す、〜ｂ４に
対して、同期パターン検出回路４によって行う。このと
き、監視回路２によって第２図の位相■〜■の４種の場
合について前述のように監視し、その結果をもとに選択
回路１で信号の選択を行った信号について、フレーム同
期パターンの検出を行っている事から、同期パターン検
出回路４は、第２図の位相■〜■の４種のフレーム同期
パターンを同時に検出しているのと等価となる。ハンチ
ング動作は、以上のような動作であり、同期パターン検
出回路４が、フレーム同期パターンＩｆ ｌ ｉ ００
ＩＩを検出するまで続く。フレーム同期パターンが検
出された場合には、次に述べる位相同期状態に移行する
。
。第３図の監視回路では、第２図の■〜■の４つの並列
展開位相に対して、■の位相：Ｐ２＝０．Ｐ、＝Ｏ２■
の位相’ Ｐ ２”Ｏｙ Ｐ １ ”’ ＋■の位相：
Ｐ ２”’１ ｒ Ｐ １ ＝０＋■の位相：Ｐ２＝
’ｙＰに１ を各々並列展開位相信号Ｐ１＋Ｐ２として
出力する。このとき、第２図のＸ印については、信号値
によって影響をうける事がない。従って、実施例におい
て、７並列の信号Ｄ′２〜Ｄ′４およびＤ１〜Ｄ４中に
任意の位相でフレーム同期バターン” １１００１’が
存在する場合でも、監視回路２によって唯一の正しい位
相を確定する事が可能であり、監視回路２から出力され
る並列展開信号を、制御回路９を通じて選択回路１に選
択制御信号として印加する事により、選択回路１からの
出力信号す、〜ｂ４をフレーム同期パターンと位相同期
するよう正しく選択する事が可能である。フレーム同期
パターンの検出は、選択回路１の出力信号す、〜ｂ４に
対して、同期パターン検出回路４によって行う。このと
き、監視回路２によって第２図の位相■〜■の４種の場
合について前述のように監視し、その結果をもとに選択
回路１で信号の選択を行った信号について、フレーム同
期パターンの検出を行っている事から、同期パターン検
出回路４は、第２図の位相■〜■の４種のフレーム同期
パターンを同時に検出しているのと等価となる。ハンチ
ング動作は、以上のような動作であり、同期パターン検
出回路４が、フレーム同期パターンＩｆ ｌ ｉ ００
ＩＩを検出するまで続く。フレーム同期パターンが検
出された場合には、次に述べる位相同期状態に移行する
。
位相同期状態では、まず、フレーム同期パターンが検出
された時点での監視回路２からの位相信号を記憶回路３
に収納し、この内容を、フレームカウンタ８が動作し次
のフレーム同期パターンの検出タイミングが（るまで保
持し、その間、制御回路９は記憶回路３から出力される
並列展開位相信号によって選択回路１を制御し、４個の
信号を選択して選択回路１から出力せしめる。この場合
、次のフレーム同期パターンの検出タイミングでは、前
記記憶回路３から出力された信号を制御信号として選択
回路１から出力された信号について、同期パターン検出
回路４によってパターン検出ヲ行い、フレーム同期パタ
ーンが検出された場合には、上記位相同期動作状態を継
続し、未検出の場合には、先に述べた）・ンチング動作
状態に移行する。
された時点での監視回路２からの位相信号を記憶回路３
に収納し、この内容を、フレームカウンタ８が動作し次
のフレーム同期パターンの検出タイミングが（るまで保
持し、その間、制御回路９は記憶回路３から出力される
並列展開位相信号によって選択回路１を制御し、４個の
信号を選択して選択回路１から出力せしめる。この場合
、次のフレーム同期パターンの検出タイミングでは、前
記記憶回路３から出力された信号を制御信号として選択
回路１から出力された信号について、同期パターン検出
回路４によってパターン検出ヲ行い、フレーム同期パタ
ーンが検出された場合には、上記位相同期動作状態を継
続し、未検出の場合には、先に述べた）・ンチング動作
状態に移行する。
パターン一致判定回路６およびフレームカウンタ８は、
従来技術における動作と同じである。
従来技術における動作と同じである。
以上のような動作により、本発明の第１実施例は、１ビ
ット即時シフト方式と同等の同期復帰特性を得る事がで
きる。なお第２図に示すフレーム同期パターンを有する
フレーム構成は、現在５次群伝送路に用いられているも
のであり、その諸元、フレーム周期Ｔ、−４８６７μｓ
、 １系列のフレーム同期パターンのビット数ｒ ＝
４ビツト、フレームの総ビット数Ｎ＝１５５６ビツト
、１フレーム中のフレーム同期パターンの系列数に＝２
において、第１実施例のような４並列動作の場合、従来
方式によるとき最悪平均同期復帰時間は、２１５９μｓ
となるのに対し、第１実施例によれば２０１．７μｓと
なり、同期復帰特性が改善される。
ット即時シフト方式と同等の同期復帰特性を得る事がで
きる。なお第２図に示すフレーム同期パターンを有する
フレーム構成は、現在５次群伝送路に用いられているも
のであり、その諸元、フレーム周期Ｔ、−４８６７μｓ
、 １系列のフレーム同期パターンのビット数ｒ ＝
４ビツト、フレームの総ビット数Ｎ＝１５５６ビツト
、１フレーム中のフレーム同期パターンの系列数に＝２
において、第１実施例のような４並列動作の場合、従来
方式によるとき最悪平均同期復帰時間は、２１５９μｓ
となるのに対し、第１実施例によれば２０１．７μｓと
なり、同期復帰特性が改善される。
第４図は、本発明の第２実施例に係る並列形フレーム同
期回路の構成を示したものである。本実施例は、並列展
開数ｎが８で、フレーム同期パターンのビット数ｒが１
２の場合である。
期回路の構成を示したものである。本実施例は、並列展
開数ｎが８で、フレーム同期パターンのビット数ｒが１
２の場合である。
第２実施例の並列形フレーム同期回路は遅延回路１５お
よび２５、選択回路１１、同期パターン検出回路１４、
パターン一致判定回路１６、フレームカウンタ１８、制
御回路１９、監視回路１２、記憶回路１３およびＡＮＤ
回路１７より構成される。構成は第１実施例と基本的に
同じであり、並列展開数ｎが８であるのに対しフレーム
同期パターンｒが１２であるので、並列展開数を大きく
するために遅延回路１５の後段にもう１つの遅延回路２
５を設けた点だけが異っている。
よび２５、選択回路１１、同期パターン検出回路１４、
パターン一致判定回路１６、フレームカウンタ１８、制
御回路１９、監視回路１２、記憶回路１３およびＡＮＤ
回路１７より構成される。構成は第１実施例と基本的に
同じであり、並列展開数ｎが８であるのに対しフレーム
同期パターンｒが１２であるので、並列展開数を大きく
するために遅延回路１５の後段にもう１つの遅延回路２
５を設けた点だけが異っている。
第２実施例では、フレーム同期パターン”１１１１１０
１０００００１’によってフレーム同期をとっており、
この場合、選択回路１１に入力する ＤＩ６〜Ｄ−２Ｄ
′、〜Ｉｙ８．Ｄ、〜Ｄ８の計１９個の並列信号のうち
、信号Ｄ′５〜ＤＩ８およびＤｌの計５個の信号を監視
回路１２によって監視する事により、制御回路１９を通
じて選択回路１１の信号選択を正しく行う事ができる。
１０００００１’によってフレーム同期をとっており、
この場合、選択回路１１に入力する ＤＩ６〜Ｄ−２Ｄ
′、〜Ｉｙ８．Ｄ、〜Ｄ８の計１９個の並列信号のうち
、信号Ｄ′５〜ＤＩ８およびＤｌの計５個の信号を監視
回路１２によって監視する事により、制御回路１９を通
じて選択回路１１の信号選択を正しく行う事ができる。
その他の動作は、第１実施例の場合と同様であるので説
明を省略する。本実施例のフレーム同期パターンを有す
るフレームは、ヨーロッパ系のディジタル４次群のフレ
ームに相当し、 〒１ ＝２１．０２ ｓ ｓ ｓ
ｒ ＝１２ビツト。
明を省略する。本実施例のフレーム同期パターンを有す
るフレームは、ヨーロッパ系のディジタル４次群のフレ
ームに相当し、 〒１ ＝２１．０２ ｓ ｓ ｓ
ｒ ＝１２ビツト。
Ｎ＝２９２８ビット、に−１という値をとり、実施例の
ように８並列処理を行った場合、従来技術の方式による
とき最悪平均同期復帰時間は１８３．３μＳとなるのに
対し、本実施例によれば３６．２μＳとなり、同期復帰
特性が著しく改善される。
ように８並列処理を行った場合、従来技術の方式による
とき最悪平均同期復帰時間は１８３．３μＳとなるのに
対し、本実施例によれば３６．２μＳとなり、同期復帰
特性が著しく改善される。
〔発明の効果〕
本発明によれば、同一の入力信号レートにおいて１ピッ
ト即時シフト方式に比べ、低速度で処理動作が可能であ
るという並列形フレーム同期方式の特長を保ちつつ、１
ビット即時シフト方式と同等の同期復帰特性が得られる
。
ト即時シフト方式に比べ、低速度で処理動作が可能であ
るという並列形フレーム同期方式の特長を保ちつつ、１
ビット即時シフト方式と同等の同期復帰特性が得られる
。
第１図は本発明の第１実施例の構成図、第２図は第１実
施例の動作説明図、第６図は第１実施例中の監視回路の
詳細構成図、第４図は本発明の第２実施例の構成図であ
る。 １．１１・・・・・・選択回路、２，１２・・・・・・
監視回路、６．１３・・・・・・記憶回路、４，１４・
・・・・・同期パターン検出回路、５，１５，２５・・
・・・・遅延回路、６゜１６・・・・・・パターン一致
判定回路、８，１８・・・・・・フレームカウンタ、９
．１９・・・・・・制御回路。
施例の動作説明図、第６図は第１実施例中の監視回路の
詳細構成図、第４図は本発明の第２実施例の構成図であ
る。 １．１１・・・・・・選択回路、２，１２・・・・・・
監視回路、６．１３・・・・・・記憶回路、４，１４・
・・・・・同期パターン検出回路、５，１５，２５・・
・・・・遅延回路、６゜１６・・・・・・パターン一致
判定回路、８，１８・・・・・・フレームカウンタ、９
．１９・・・・・・制御回路。
Claims (1)
- １、受信した１個の信号を、ｎ（ｎ≧２の整数）個の低
速度信号に並列展開し、該並列展開されたｎ個の低速度
信号に含まれるビット数ｒ（ｒ≧ｎの整数）のフレーム
同期パターンを検出してフレーム同期をとる並列形フレ
ーム同期回路において、並列展開されたｎ個の低適度信
号を遅延させ総数（ｎ＋ｒ−１）個の並列の低速度信号
を形成する手段と、該（ｎ＋ｒ−１）個の並列の低適度
信号からｒ個の低速度信号を選択出力する選択回路と、
該選択回路からのｒ個の低適度信号からフレーム同期パ
ターンを検出する検出手段と、前記（ｎ＋ｒ−１）個の
並列の低速度信号中の特定のｍ個の低速度信号中に含ま
れるフレーム同期パターンの一部分の信号を監視し監視
結果を並列展開されたフレーム同期パターンの並列展開
位相信号として出力する監視手段と、該監視手段からの
位相信号を記憶する記憶手段と、前記検出手段の検出信
号がフレームパルスのタイミングで得られない時に前記
フレームパルスのシフト制御を行うと共に前記監視手段
からの出力信号により前記選択回路を制御し、前記検出
手段の検出信号がフレームパルスのタイミングで得られ
た場合には、次のフレームパルスのタイミングまで前記
記憶手段の内容を保持し、該記憶手段からの出力信号に
より前記選択回路を制御する制御手段とを備え、前記選
択回路から出力されるｒ個の低速信号からフレーム同期
パターンを検出してフレーム同期をとる事を特徴とする
並列形フレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128145A JPS63294151A (ja) | 1987-05-27 | 1987-05-27 | 並列形フレ−ム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128145A JPS63294151A (ja) | 1987-05-27 | 1987-05-27 | 並列形フレ−ム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63294151A true JPS63294151A (ja) | 1988-11-30 |
Family
ID=14977502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62128145A Pending JPS63294151A (ja) | 1987-05-27 | 1987-05-27 | 並列形フレ−ム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63294151A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169297A (ja) * | 1992-02-12 | 1994-06-14 | Nippon Telegr & Teleph Corp <Ntt> | フレーム同期回路 |
-
1987
- 1987-05-27 JP JP62128145A patent/JPS63294151A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169297A (ja) * | 1992-02-12 | 1994-06-14 | Nippon Telegr & Teleph Corp <Ntt> | フレーム同期回路 |
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