JPH0752432B2 - シリアルインターフェース制御装置 - Google Patents

Description

【発明の詳細な説明】 ［概 要］ ポーリング方式の制御により、複数の装置を順次呼び出
して信号（データ）の授受を行なう制御装置において、
従来該当するアドレスに装置が接続されていない場合
や、接続はされているが装置が電源未投入などで動作可
能な状態になっていない場合があっても、それらの条件
には関係なく一定周期で当該接続装置に接続可能な総て
の装置に対応するアドレスを順次発出することによりポ
ーリングを行なっていた。そのため、ポーリングに際す
る無効時間を生じ、信号の転送効率が悪いという問題点
があった。本発明はこのような従来の問題点を解決する
ため、装置が実際に接続されているか否かを表示するフ
ラグを設けて接続されていない装置に対するポーリング
を抑止すると共に、接続されている装置が動作可能な状
態になっているか否かを表示するフラグとカウンタを設
けて、動作可能な状態になっていない装置に対して、そ
の後の電源投入等に備え、他より長い周期でポーリング
を試みることにより、効率的なポーリングを行なうこと
のできる制御方式について開示している。

［産業上の利用分野］ 本発明はポーリング方式により複数の装置との間で信号
の授受を行なう制御装置の制御に関するものであって、
特に装置が接続されていない端子や、装置の電源が投入
されていないため動作不能状態であるものがある場合に
おいて効率良くポーリングを行なうための方式に係る。

［従来の技術］ 第２図は従来の制御装置のシリアルインターフェース制
御装置の構成の例を示すブロック図であって、50はシリ
アルインターフェース制御部、51は上位からのポーリン
グ指令を受けてポーリングを制御するポーリング制御
部、52は装置アドレス送出回路、53はカウンタ、54はレ
ジスタ、55は入出力装置を表している。

第２図において、ポーリングに際しては最初にポーリン
グすべき装置の装置アドレスがレジスタ54にセットさ
れ、これがポーリング制御部51からの指示によって、装
置アドレス送出回路52に送られ、これが該装置アドレス
送出回路52によって入出力装置に向けて送出される。そ
して、以降、カウンタ53によって、レジスタ54の値に
“1"を加算することにより装置アドレスを更新して、そ
の都度これを送出することによりポーリングが行なわれ
る。

［発明が解決しようとする問題点］ 上述したように、従来のポーリング制御方式において
は、ポーリングに際して制御装置に接続することが可能
な装置台数の総てについてのアドレスを順次または降順
に無条件に送出していた。

しかし、実際には、装置が当該接続装置の収容能力一杯
に接続されて使用されることは少なく、通常は、装置が
接続されていないアドレスが、かなり存在するのが普通
である。

また装置が接続されていても、装置側で電源が投入され
ていない等の理由で無応答である場合もある。

従来は、ポーリングに際して、このように実際には装置
が接続されていないアドレスも、装置が動作不能な状態
であるアドレスも一律に送出していたから、全く無効な
ポーリングが行なわれることによってポーリングの効率
が損なわれるという問題点があった。

本発明は、従来のこのような問題点に鑑み、効率の良い
ポーリングを行なうことが可能であると共に接続されて
はいるが現在動作可能な状態ではない装置に対して、そ
れが電源投入などで動作可能になった際にこれを検出す
ることの可能な制御方式を提供することを目的としてい
る。

［問題点を解決するための手段］ 本発明によれば、上述の目的は、前記特許請求の範囲に
記載の通り、複数の装置に対して、順次アドレス送出を
行なうことにより、特定の装置との間で信号の授受を行
なうシリアルインターフェース制御装置であって、該複
数の装置に付与する各アドレスに対応させて、該シリア
ルインターフェース制御装置との接続状態を示す第一の
フラグと、該複数の装置の動作状態を示す第二のフラグ
と、アドレス送出制御用のカウンタとを設けると共に、
アドレス送出に際して、送出する該アドレスに対応する
前記第一及び第二のフラグが共にオフの場合に、アドレ
ス送出を抑止する手段と、送出する該アドレスに対応す
る前記第一のフラグがオンで、前記第二のフラグがオフ
の場合に、前記カウンタが所定の値を計数するまで、ア
ドレス送出を抑止する手段とを具備するシリアルインタ
ーフェース制御装置により達成される。

［作 用］ 上記手段において、ポーリングに際し、装置が接続され
ているか否かを示すフラグを参照して、接続されていな
いことが示されている場合、該当するアドレスの送出を
抑止して、次のポーリングに係る処理に入ることができ
るから無効なポーリングを行なうことがなくなり全体の
ポーリングの時間を短縮することが可能となる。

また、装置が接続されてはいるが、該装置が電源断など
で使用可能状態にないときには、カウンタを用いて走査
を間引くことにより、ポーリングの効率を高めている。
そして、装置側で電源を投入する等により、使用可能状
態になった場合には、これがポーリングされた際の応答
で検出できるからこれにより当該するフラグをオンにし
て該装置が動作可能状態であることを表示することによ
り、以降、通常のポーリング周期に復帰せしめることが
できる。

［実 施 例］ 第１図は本発明の一実施例のブロック図であって、制御
装置のシリアルインターフェース制御部の構成を示して
いており、１はポーリング制御部、２は送受信制御部、
３はフラグメモリ、４、５はレジスタ、６は加算回路、
７は比較回路、８〜13はそれぞれゲート回路を表してい
る。

第１図において、ポーリングに際しては、レジスタ４に
最初にポーリングすべき装置のアドレスが格納される
と、以降加算回路６によって“1"を加算することによっ
て順次昇順にポーリングすべき装置のアドレスが生成さ
れその都度レジスタ４に保持される。

該レジスタ４に保持されたアドレス情報はゲート回路12
あるいはゲート回路13を経て送受信制御部２に送り込ま
れ、該送受信制御部２によってポーリングすべき装置に
向けて送出される。

このとき、当該アドレスを送受信制御部２に送り込むか
否かは、ゲート回路12およびゲート回路13によって制御
される。

以下、該ゲート回路12およびゲート回路13がどのように
動作するかについて説明する。

先に説明したレジスタ４に保持された装置アドレスはゲ
ート回路12およびゲート回路13に入力される一方、フラ
グメモリ３に与えられて、該アドレス値に対応するアド
レス位置からF1、F2、Ｃ等の情報が読み出される。

F1は装置が接続（収容）されているか否かを示すフラグ
であって、装置が接続されていれば“1"、接続されてい
なければ“0"が表示されている。

F2は接続されている装置が動作可能な状態であるか否か
を示すフラグであって、装置の電源が投入されていない
などで動作し得る状態になっていない場合には“0"が表
示されている。

Ｃはカウンタであり、F2が“0"にされる時に“0"にされ
る、その動作については後述する。

装置が接続されていて、かつ、動作し得る状態であると
きは、F1、F2が共に“1"であるから、ゲート回路９の出
力“1"によりゲート回路12が開いて、当該する装置のア
ドレス値を送受信制御部２に送り込むから、該送受信制
御部２がこれを送出する。

装置が未接続である場合には、F1、F2が主に“0"であっ
て、ゲート回路12、13が共に閉じているから、装置アド
レスは送受信制御部２に与えられず、その送出が抑止さ
れる。

装置が接続されているが、該装置が動作し得る状態にな
いときには、F1が“1"、F2が“0"であり、ゲート回路10
の出力が“1"となる。

この状態で比較回路７の出力が“1"であればゲート回路
11の出力が“1"となってゲート回路13が開かれるから該
当するアドレス値が送受信制御部２に入力され、該送受
信制御部２によって外部に送出される。もし比較回路７
の出力が“0"であれば送出は抑止される。

比較回路７は、フラグメモリ３内のカウンタＣの計数値
と、レジスタ５に保持されている値とを比較する。その
結果、カウンタＣの計数値の方が大であれば“1"を出力
し、小であれば“0"を出力する。カウンタＣの計数値
は、レジスタ５の値よりも小である間、１ずつ加算した
ものに更新される。また、カウンタＣの計数値がレジス
タ５の値よりも大きくなりアドレス送出が為されると、
カウンタＣのリセットが行なわれる。

ポーリング制御部１は初期設定時又は、随時に外部から
の指示情報に従って、レジスタ５の値と、フラグメモリ
３内のF1の設定を行なう。

送受信制御部２は、ポーリングした装置からの応答によ
り該装置が動作可能状態にあるか否かを判定してフラグ
メモリ３内のF2の表示を制御する。

［発明の効果］ 以上説明したように本発明の方式によれば、接続されて
いない装置に対するアドレスの送出を抑止すると共に、
接続されてはいるが、現在動作状態でない装置に対して
は、頻度を少なくしてアドレス送出を行なっているので
効率のよいポーリングを行なうことができる。

そして、装置の電源投入などによって、今まで動作し得
る状態になかった装置が動作し得る状態になったとき、
これを検出して以降通常のポーリング周期に復帰させる
制御を容易に行なうことができる利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は従来
の制御装置のシリアルインターフェース制御部の構成の
例をを示すブロック図である。 １……ポーリング制御部、２……送受信制御部、３……
フラグメモリ、４、５……レジスタ、６……加算回路、
７……比較回路、８〜13……ゲート回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−132256（ＪＰ，Ａ) 特開 昭53−50627（ＪＰ，Ａ) 特開 昭58−139229（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数の装置に対して、順次アドレス送出を
   行なうことにより、特定の装置との間で信号の授受を行
   なうシリアルインターフェース制御装置であって、 該複数の装置に付与する各アドレスに対応させて、該シ
   リアルインターフェース制御装置との接続状態を示す第
   一のフラグと、該複数の装置の動作状態を示す第二のフ
   ラグと、アドレス送出制御用のカウンタとを設けると共
   に、 アドレス送出に際して、送出する該アドレスに対応する
   前記第一及び第二のフラグが共にオフの場合に、アドレ
   ス送出を抑止する手段と、 送出する該アドレスに対応する前記第一のフラグがオン
   で、前記第二のフラグがオフの場合に、前記カウンタが
   所定の値を計数するまで、アドレス送出を抑止する手段
   と、 を具備することを特徴とするシリアルインターフェース
   制御装置。