JPH01136248A - 故障検出切換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は情報処理装置の故障を検出して故障が他の処
理装置まで波及しないようにした故障検出切換装置に関
する。

８０発明の概要 この発明は故障検出切換装置において、処理装置内に故
障検出メモリを設け、このメモリの内容から処理装置の
故障を検出することにより、 １つの処理装置の故障がシステム全体に波及しないよう
にするものである。

Ｃ０従来の技術 第６図は従来の情報処理システムの構成説明図で、１−
Ｐは処理装置で、各処理装置ｌ〜Ｆは２つのメイン処理
部Ｍ　Ｐ　ｌｌ−Ｍ　Ｐ　Ｆ　Ｉと伝送処理部ＴＰｔ＋
〜ＴＰＦＩから構成されている。処理装置ｌのメイン処
理部Ｍ　Ｐ　ｒ　ｒ　、　Ｍ　Ｐ　＋　＊はＣＰＵ　１
１．１２からなり、伝送処理部Ｔ　Ｐ　＋＋　、　Ｔ　
Ｐ　１ｍはＣＰＵｌｌ１．１１２と１２１，１２２から
構成される。処理装置Ｆのメイン処理部ＭＰＦＩ。

Ｍ’ＰＦＩ　　はＣＰＵＦｌ、Ｆ２からなり、伝送処理
部ＴＰＦ、、ＴＰ□はＣＰＵＦＩＩ、Ｆ’１２とＦ２１
、Ｆ２２から構成される。なお、ＣＰＵに付した数字ｒ
ｌｌｌＪ、ｒｌ１２Ｊ・・・はアドレス名である。ＴＬ
、、ＴＬ、は伝送路で、この伝送路ＴＬｌには伝送処理
部Ｔ　Ｐ　ｌｌ”’−Ｔ　Ｐ　ｖ＊のＣＰＵ１１１．１
２１〜ＣＰＵＦＩ　ｌ、Ｆ２１が接続され、伝送路ＴＬ
、には伝送処理部Ｔ　Ｐ　ｒ　ｒ〜ＴＰ□のＣＰＵ１１
２，１２２〜ＣＰＵＦ１２．Ｆ２２が接続される。ＦＤ
は処理装置１−Ｆの故障を検知する故障検知線で、この
検知線ＦＤは各処理袋ｒｉｌ−Ｆの伝送処理部Ｔ　Ｐ　
ｔ　＋〜ＴＰ□の入出力部Ｉ１０に接続される。

上記のように構成された処理装置１〜Ｆは図示しないイ
ンターフェースから情報が入力され、この情報を処理し
て伝送路ＴＬ、、’ｒｔ、ｔに伝送するものである。処
理装置１−Ｆが情報を処理しているとき、各処理装置１
−Ｆに発生した故障は入出力部（第７図および第８図に
示す）を通して故障検知線ＦＤによりそれぞれの装置の
間で必要に応じた故障検知および処理を行っている。

第７図は伝送処理部ＴＰＩＩのＣＰＵＩ　１　ｆの詳細
を示すブロック図で、７１はＣＰＵ、７２はメモリ、７
３は故障検知ハードウェア部、７４は伝送インターフェ
ース、７５は周辺入出力部で、これらは内部バス７６に
接続されている。伝送インターフェース７４は伝送路Ｔ
ＬＩに接続され、周辺人出力部７５は故障検知線ＦＤに
接続されている。この第７図では自己装置が異常になっ
たとき、故障検知ハードウェア部７３がこの異常を検知
してＣＰＵ７１に対して最優先の割り込みをかけて故障
を検知する手段をとっている。

Ｄ１発明が解決しようとする問題点 上記手段は自己装置の場合であるが、他の装置で発生し
た異常については第８図に示すようにして割り込みをか
けて故障を検知している。第８図は伝送処理部ＴＰ＋＋
のＣＰＵＩ　１１と１１２の詳細を示すブロック図で、
第７図と同一部分は同一符号を付して示した。この第８
図においては接点増幅部７７．７８を設けて他の装置の
異常を監視する手段をとっている。竿８図に示すように
故障検知線ＦＤ、、ＦＤ、（このＦ　Ｄ　１．　Ｆ　Ｄ
　＊は第６図に示す故障検知線ＦＤを束ねたもの）は接
点増幅部７７．７８を介して他の処理装置２〜Ｆの伝送
′処理部Ｔ　Ｐ　＊　＋〜ＴＰ□のＣＰＵに接続されて
いる。このため、故障検知線ＦＤがシステムの共通部と
なるため、共通部の故障検知線が故障すると、システム
全体へ故障が波及してしまう問題がある。

Ｅ８問題点を解決するための手段 この発明はプロセス等からの情報を処理装置で処理して
伝送路に伝送するとともに、伝送路の情報を処理装置を
介してプロセス等に伝送させるデータ伝送装置において
、 伝送路を通して予め決められた周期で各処理装置からの
情報を伝送し、前記周期より多少長い周期をもって周期
的に各処理装置に設けられたメモリの内容を書き換える
故障検出メモリ部を全処理装置に設け、このメモリ部の
データの状態変化を一定の周期で監視し、メモリ部のデ
ータの状態変化の有無により故障した処理装置を検出し
、故障した処理装置側と健全な処理装置側の判定を行っ
て健全な処理装置へ切換を行うことを特徴とするもので
ある。

Ｆ０作用 故障検出メモリ部は各処理装置毎に割り当てられたビッ
ト位置のデータを周期的に書き換える。

メモリ詔の内容は現状維持データは変更されないで、状
態が変化したデータのみ書き換えられる。

このデータ変更を周期的に行ってデータを一定時間監視
し、状態変化が生じない処理装置を故障と見なすように
した。

Ｇ、実施例 以下図面を参照してこの発明の一実施例を説明するに第
６図と同一部分は同一符号を付して示す。

第１図において、処理装置１−Ｐの伝送処理部ＴＰ、〜
ＴＰＦＩとＴ　Ｐ　＋ｔ　〜Ｔ　Ｐ　ｖｔ　（７）　Ｃ
Ｐ　Ｕｌｌｌ、１１２〜ＣＰＵＦＩＩ、Ｆ’ｌ１２とｃ
ｐＵ１２１．１２２〜ＣＰＵＦ２１．Ｆ２２は伝送路Ｔ
Ｌ、、ＴＬｔに接続され、伝送処理部ＴＰ＋＋。

〜ＴＰ□トＴ　Ｐ　ｔ　ｔ−Ｔ　Ｐ　ｖｔには後述する
ように故障検出メモリ部が設けられる。第２図は第１図
に示す伝送処理部Ｔ　Ｐ　ｒ　＋の詳細を示す構成説明
図で、２１はアドレス名ｒ、１１１ＪのＣＰＵ、２２は
ＲＯＭ、２３は故障検出メモリ部を有するＲＡＭで、こ
のＲＡＭ２３は故障検出メモリ部（２ビツト）の他に各
処理装置がそれぞれ対象とするプラントとの間で入出力
するデータ（検出データ。

制御データ）のメモリ部を備えている。２４は伝送路Ｔ
　Ｌ　ｔと伝送処理部ＴＰ、でデータ伝送を行うための
伝送インターフェース、２５はメイン処理部Ｍ　Ｐ　ｒ
　＋と伝送処理部ＴＰ１．との間でデータ伝送を行うた
めのインターフェース、２６はプロセス等とデータ伝送
を行うためのインターフェースである。

ＲＡＭ２３の故障検出メモリ部には故障検出用チエツク
データとして２ビツト（０，１）あるいは（，１，０）
の何れかがメモリされている。故障検出用チエツクデー
タは各伝送処理部のアドレスに対応してメモリされてい
る。このメモリの様子を第３図に示す。第３図において
、数字ｒｉｚ」。

ｒ１２１Ｊ・・・・・・はＣＰＵのアドレス名である。

上記のように構成された実施例において、プロセスへの
入出力データは１０〜２００ｉＳ程度の間隔て状変があ
った時のみ、伝送処理部ＴＰｌ＋〜ＴＰｒｔのアドレス
とデータを決められた伝送手順で伝送路ＴＬ、、ＴＬ、
に伝送する。一方、ＲＡＭ２３の故障検出メモリ部の故
障検出用チエツクデータは２００〜４００１１Ｓの周期
で、〔ｏ、ｉ）のデータを（１，０）のデータに書き換
えて、上記のデータ伝送とあわせて行わせ、アドレスと
共に伝送する。この伝送される故障検出用チェックデー
タは一定時間（例えば１秒）各ＣＰＵにて監視する。こ
の監視の結果、故障検出用チエツクデータが［０，１）
から（１，０）と変化しない処理装置１−Ｆがあれば異
常発生とみなす。

異常、すなわち故障検出用チエツクデータの状態変化が
生じないことを検出した装置においては処理装置１を例
にとって以下述べる。

（ａ）メモリアドレスｒｌｌｌＪ、ｒ１２１Ｊ−チエツ
クデータネ変 （ｂ）メモリアドレスｒｌ１２Ｊ、ｒ１２２Ｊ→チエツ
クデータ変化 上記（ａ）、（ｂ）ならば伝送路ＴＬ、が不良であるこ
とを意味し、この不良のときには伝送路ＴＬ、を伝送路
ＴＬ、に切り換えてデータ伝送を行う。

（ｃ）メモリアドレスｒｌｌｌＪ、ｒｌ１２Ｊ→ヂエッ
クデータ不変 （ｄ）メモリアドレスｒ１２１Ｊ、ｒ１２２Ｊ→チエツ
クデータ変化 上記（ｃ）、（ｄ）ならば伝送処理部ＴＰ、、が不良で
あることを意味し、この不良のときには正常なＣＰＵ側
への切り換えを行う。

（ｅ）メモリアドレスｒｔｌｌＪ、ｒ１２１Ｊ→ヂエッ
クデータ不変 （ｆ）メモリアドレスｒｌ１２Ｊ、ｒ１２２Ｊ→チエツ
クデータネ変 上記（ｅ）、（ｆ）ならばメイン処理部Ｍ　Ｐ　＋　＋
が不良であることを意味し、この不良のときにはメイン
処理部ＭＰ、、の故障が復旧するまで全システムを伝送
路ＴＬ３．ＴＬｔから除外する。復旧処理は故障検出メ
モリ部が正常にデータの書き換えを開始したときから１
秒間監視後に正常へ戻ったと各処理装置が判断し、復旧
切換可能とする。

上記は処理装置１の場合の例であるが、各処理装置１−
Ｆにおける伝送路の異常判定はアドレスビットの最下位
ｒｘｘｌ／２Ｊ　（１／２は！か２の意味）にて、伝送
処理部の異常判定はアドレスビットの中位ｒｘ　ｌ／２
ｘＪ　（１／２はｌか２の意味）にて、メイン処理部の
異常判定はアドレスビットの最上位ｒｌ／ＦＸＸｊ　（
１／Ｆは１からＦの意味）にて行い、当該異常検出に応
じた処理が行える。

第４図のフローチャートは故障検出メモリ部の内容をチ
エツクするためのもので、ステップＳ。

は故障検出メモリのアドレスを指定する処理部であり、
アドレスは全アドレスあるいは自己の装置で必要とする
装置のアドレスである。ステップＳ。

はメモリのチエツクデータを読む処理を行うもので、こ
のステップＳ、でデータを読んだ後、ステップＳ３で前
のチエツクデータと今回のチエツクデータを比較し、ビ
ットが反転しているか、いないかを判断する。判断の結
果反転していると判断したなら、ステップＳ４に進んで
、一定時間後に最初に戻る。ステップＳ３で反転してい
ないと判断したときにはステップＳ、の処理を行う。ス
テップＳ、は故障検出メモリに相当するアドレスに関係
する装置（あるいは伝送路）について異常の判断を行う
。その後、ステップＳ６の処理で一定時間に最初に戻る
。

故障検出メモリ部の内容を定期的に書き換えるには第５
図に示す次のようなフローチャートに基づいて行う。ス
テップＳ１は故障検出メモリのアドレスを指定する処理
部で、このステップＳＩでアドレスが指定されたならス
テップＳｔのデータを書き込む処理に移る。ステップＳ
、でデータが書き込まれたなら、ステップＳ３の判断処
理に行く。ステップＳ３はメモリにデータが書き込まれ
てから一定時間経過したかどうか判断するもので、一定
時間経過したならステップＳ４の処理に移る。

ステップＳ３で一定時間経過したなら一定時間経過する
まで、この処理を繰り返す。

ステップＳ４は故障検出メモリのアドレスを指定する処
理部で、このステップＳ４でアドレスが指定されたなら
、ステップＳ、のデータを書き込む処理に移り、ステッ
プＳ、で書き込まれたデータｒＯ，ＩＪがＮ、ＯＪに書
き換えられる。ステップＳ５はメモリのデータが書き換
えられてからステップＳ８で一定時間経過したかどうか
を判断して、経過したなら最初に処理が戻り、経過しな
い場合には経過するまでステップＳｌｌの処理を行う。

上記実施例では第９図に示すトークン方式により伝送路
データの送信、受信が行われる。第９図において、ノー
ドＡが第１０図（ａ）のフォートマットに示ケデータの
トークン（伝送権利）をもらう。ノードＡから第１Ｏ図
（ｂ）のフォートマットに示すパケットデータ（故障検
出メモリのデータを含む）がノードＢへ送られる。また
はノードＡから全ノードへ送られる。ノードＢへのデー
タ伝送が終了したならノードＣへ第１θ図（ａ）のフォ
ートマットで示すデータのトークンを渡す。

以下第９図のことを繰り返す。

Ｈ６発明の効果 以上述べたように、この発明によれば、伝送処理部に故
障検出メモリ部を設け、このメモリ部のデータの状態変
化を一定の周期で監視し、そのデータの状態変化の有無
により故障を検出するようにしたので、故障検知線を不
要として処理装置の信頼性を向上させることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す概略構成説明図、第
２図はこの発明の要部の詳細を示す構成説明図、第３図
は故障検出メモリ部のデータ配列状態を示す説明図、第
４図および第５図はフローチャート、第６図は従来例の
構成を示す説明図、第７図および第８図は伝送処理部の
詳細を示す説明図、第９図はトークン方式を説明する図
、第１θ図（ａ）、（ｂ）はフォーマットを示す説明図
である。 ＭＰ　Ｉｌ、　ＭＰ　ｔ＊・・・メイン処理部、Ｔ　Ｐ
　ｔ＋　。 ＴＰ、、・・・伝送処理部、ＴＬ、、ＴＬｔ・・・伝送
路、１〜Ｆ・・・処理装置、２３・・・ＲＡＭ０第１図 １怨１装置 【 第２図 第９図 エ イ ＼−ｌダ あ′７先 ＼・Ｉ９゛ ≧イｇ先、福トイＳり己 玉、イ名しこいメそ一’Ｉ内旧Ｊ草 ′ｆＡえざ＋ｇ呉り才金８ニ

Claims (1)

【特許請求の範囲】
1. （１）プロセス等からの情報を処理装置で処理して伝送
   路に伝送するとともに、伝送路の情報を処理装置を介し
   てプロセス等に伝送させるデータ伝送装置において、 伝送路を通して予め決められた周期で各処理装置からの
   情報を伝送し、前記周期より多少長い周期をもって周期
   的に各処理装置に設けられたメモリの内容を書き換える
   故障検出メモリ部を全処理装置に設け、このメモリ部の
   データの状態変化を一定の周期で監視し、メモリ部のデ
   ータの状態変化の有無により故障した処理装置を検出し
   、故障した処理装置側と健全な処理装置側の判定を行っ
   て健全な処理装置へ切換を行うことを特徴とする故障検
   出切換装置。