JPH01136423A - ユニポーラ／バイポーラ変換回路 - Google Patents
ユニポーラ／バイポーラ変換回路Info
- Publication number
- JPH01136423A JPH01136423A JP29462387A JP29462387A JPH01136423A JP H01136423 A JPH01136423 A JP H01136423A JP 29462387 A JP29462387 A JP 29462387A JP 29462387 A JP29462387 A JP 29462387A JP H01136423 A JPH01136423 A JP H01136423A
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- JP
- Japan
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- circuit
- input
- clock
- unipolar
- output
- Prior art date
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔１既 要〕
ディジタル端局装置に使用される主伝送信号のユニポー
ラ／バイポーラ変換回路（以・下Ｕ／Ｂ変換回路と称す
る）に関し、 上記の回路においてクロック断障害による２次的な回路
障害（部品破損等）を、簡単な回路構成で完全に防止す
るＵ／Ｂ変換回路を提供することを目的とし、 “１”と“０”からなるＮＲＺ符号化したユニポーラの
“１＃のデータをクロック毎に２つの入力端子に交互に
入力して、ＲＺ符号化したバイポーラのデータを出力す
るυ／Ｂ主変換回路と、入力端子の一方の分岐出力から
入力データの断を検出する入力断検出回路とを有するＵ
／Ｂ変換回路において、Ｕ／Ｂ主変換回路のクロック入
力部に、クロックと入力断検出回路の出力の否定論理積
を求める否定論理積手段を設け、否定論理積手段の出力
をクロックとして上記Ｕ／Ｂ主変換回路へ入力するよう
に構成する。
ラ／バイポーラ変換回路（以・下Ｕ／Ｂ変換回路と称す
る）に関し、 上記の回路においてクロック断障害による２次的な回路
障害（部品破損等）を、簡単な回路構成で完全に防止す
るＵ／Ｂ変換回路を提供することを目的とし、 “１”と“０”からなるＮＲＺ符号化したユニポーラの
“１＃のデータをクロック毎に２つの入力端子に交互に
入力して、ＲＺ符号化したバイポーラのデータを出力す
るυ／Ｂ主変換回路と、入力端子の一方の分岐出力から
入力データの断を検出する入力断検出回路とを有するＵ
／Ｂ変換回路において、Ｕ／Ｂ主変換回路のクロック入
力部に、クロックと入力断検出回路の出力の否定論理積
を求める否定論理積手段を設け、否定論理積手段の出力
をクロックとして上記Ｕ／Ｂ主変換回路へ入力するよう
に構成する。
本発明は、ディジタル端局装置に使用される主伝送信号
のＩＩ／Ｂ変換回路の改良に関するものである。
のＩＩ／Ｂ変換回路の改良に関するものである。
上記の回路において、クロック断障害による２次的な回
路障害（部品破損等）を、簡単な回路構成で完全に防止
するＵ／Ｂ変換回路が要望されている。
路障害（部品破損等）を、簡単な回路構成で完全に防止
するＵ／Ｂ変換回路が要望されている。
第４図は従来例のＵ／Ｂ変換回路の構成図である。
第５図は従来例を説明するタイムチャートである。
第４図において、ＮＲＺ符号化したデータの“１”をク
ロック毎に交互にＮＯＲ回路１、及び２の一方の入力端
子に加える。（第５図に示す■ＰＰＣＭ、■ＮＰＣＭは
負論理のため反転している）。ＮＯＲ回路１、及び２の
クロック入力部には第５図■に示すクロック（ＣＬＫ）
を加える。２つの入力が共に０″の時だけ“１”を出力
するＮＯＲ回路の特性により、第５図■、■に示すよう
にＮＯＲ回路１、及び２の出力が得られる。この“１″
の出力がトランジスタ（以下Ｔｒと称する）３及び４の
ベースに加えられ、Ｔｒ ３及び４を交互にオンにする
。そして、電源（＋ ５ Ｖ）からトランス５の中点を
介してＴｒ ３及び４に電流が流れる。
ロック毎に交互にＮＯＲ回路１、及び２の一方の入力端
子に加える。（第５図に示す■ＰＰＣＭ、■ＮＰＣＭは
負論理のため反転している）。ＮＯＲ回路１、及び２の
クロック入力部には第５図■に示すクロック（ＣＬＫ）
を加える。２つの入力が共に０″の時だけ“１”を出力
するＮＯＲ回路の特性により、第５図■、■に示すよう
にＮＯＲ回路１、及び２の出力が得られる。この“１″
の出力がトランジスタ（以下Ｔｒと称する）３及び４の
ベースに加えられ、Ｔｒ ３及び４を交互にオンにする
。そして、電源（＋ ５ Ｖ）からトランス５の中点を
介してＴｒ ３及び４に電流が流れる。
この結果、トランス５の２次側には逆方向に電流が流れ
、第５図■に示すようなバイポーラの出力が得られる。
、第５図■に示すようなバイポーラの出力が得られる。
今、ＮＯＲ回路１の入力端子の分岐出力を入力断検出回
路９内の１シヨツトマルチバイブレーク６の入力端子Ｂ
に加え、任意に設定した時間（例えばｔ１秒とする）内
にＢへの入力データに論理変化がない時、入力断と判定
してこから“１”を出力しインバータ７を介して“θ″
を出力することにより、アラームを発する。
路９内の１シヨツトマルチバイブレーク６の入力端子Ｂ
に加え、任意に設定した時間（例えばｔ１秒とする）内
にＢへの入力データに論理変化がない時、入力断と判定
してこから“１”を出力しインバータ７を介して“θ″
を出力することにより、アラームを発する。
しかしながら上述のＵ／Ｂ変換回路においては、回路障
害等によりクロックが断となった場合、第５図に示すよ
うにＴｒに過大電流が流れてＴｒを破損してしまうとい
う問題点があった。
害等によりクロックが断となった場合、第５図に示すよ
うにＴｒに過大電流が流れてＴｒを破損してしまうとい
う問題点があった。
したがって本発明の目的は、クロック断障害による２次
的な回路障害（部品破損等）を、簡単な回路構成で完全
に防止するＵ／Ｂ変換回路を提供することにある。
的な回路障害（部品破損等）を、簡単な回路構成で完全
に防止するＵ／Ｂ変換回路を提供することにある。
上記問題点は第１図に示す回路構成によって解決される
。
。
即ち第１図において、１”と６０”からなるＮＲＺ符号
化したユニポーラの“１＃のデータをクロック毎に２つ
の入力端子に交互に入力して、ＲＺ符号化したバイポー
ラのデータを出力するユニポーラ／バイポーラ主変換回
路８０と、入力端子の一方の分岐出力から入力データの
断を検出する入力断検出回路９０とを有するユニポーラ
／バイポーラ変換回路において、１５はユニポーラ／バ
イポーラ主変換回路８０のクロック入力部に設けられ、
クロックと入力断検出回路の出力の否定論理積を求める
否定論理積手段である。
化したユニポーラの“１＃のデータをクロック毎に２つ
の入力端子に交互に入力して、ＲＺ符号化したバイポー
ラのデータを出力するユニポーラ／バイポーラ主変換回
路８０と、入力端子の一方の分岐出力から入力データの
断を検出する入力断検出回路９０とを有するユニポーラ
／バイポーラ変換回路において、１５はユニポーラ／バ
イポーラ主変換回路８０のクロック入力部に設けられ、
クロックと入力断検出回路の出力の否定論理積を求める
否定論理積手段である。
そして、否定論理積手段１５の出力をクロックとして上
記ユニポーラ／バイポーラ主変換回路８０へ入力する。
記ユニポーラ／バイポーラ主変換回路８０へ入力する。
第１図において、クロックが断の時入力断検出回路９０
への入力データも断となり、入力データは所定の時間に
おいて一定の論理値じＯ”とする）を出力する。この出
力をクロック（“Ｏ″）とともに否定論理積手段１５に
入力することにより、否定論理積手段１５の出力は“１
”となる。
への入力データも断となり、入力データは所定の時間に
おいて一定の論理値じＯ”とする）を出力する。この出
力をクロック（“Ｏ″）とともに否定論理積手段１５に
入力することにより、否定論理積手段１５の出力は“１
”となる。
一方、ユニポーラ／バイポーラ主変換回路８０内のＮＯ
Ｒ回路に上記出力“１”を入力することにより、ＮＯＲ
回路の出力は０”となり、ＮＯＲ回路に接続されたトラ
ンジスタをオフ状態とし、トランジスタの破損を防止す
ることができる。
Ｒ回路に上記出力“１”を入力することにより、ＮＯＲ
回路の出力は０”となり、ＮＯＲ回路に接続されたトラ
ンジスタをオフ状態とし、トランジスタの破損を防止す
ることができる。
第２図は本発明の実施例のＵ／Ｂ変換回路の構成図であ
る。
る。
第３図は実施例を説明するタイムチャートである。
全図を通じて同一符号は同一対象物を示す。
第２図において、本発明が従来例と異なる点はＮＯＲ回
路のクロック入力と１シヨツトマルチバイブレータ６の
Ｑ端子の出力の間に、クロックを一方の入力とするＮＡ
ＮＤ回路を挿入したことである。
路のクロック入力と１シヨツトマルチバイブレータ６の
Ｑ端子の出力の間に、クロックを一方の入力とするＮＡ
ＮＤ回路を挿入したことである。
以下に詳細に説明する。
ＮＡＮＤ回路１０の一方の入力端子に加えたクロックが
例えば”１”とする。一方、従来例でも説明したように
１シヨツトマルチバイブレーク６の任意の時間ｔ１秒の
間に論理変化があって、Ｂ端子の入力が断でない時第３
図■に示すようにＱ端子は“１″を出力する。この出力
をＮＡＮＤ回路ｌＯの一方の入力端子すに加える。他方
の入力端子ａにはクロック（ＣＬＫ）を加える。ＣＬＫ
入力が例えば“１”の時、すべての入力が“１”の時だ
け“Ｏ”を出力するというＮＡＮＤ回路の特性から、今
の場合“θ″を出力する。
例えば”１”とする。一方、従来例でも説明したように
１シヨツトマルチバイブレーク６の任意の時間ｔ１秒の
間に論理変化があって、Ｂ端子の入力が断でない時第３
図■に示すようにＱ端子は“１″を出力する。この出力
をＮＡＮＤ回路ｌＯの一方の入力端子すに加える。他方
の入力端子ａにはクロック（ＣＬＫ）を加える。ＣＬＫ
入力が例えば“１”の時、すべての入力が“１”の時だ
け“Ｏ”を出力するというＮＡＮＤ回路の特性から、今
の場合“θ″を出力する。
これを第３図■に示す。
このＮＡＮＤ回路１０の″０′″出力をＮＯＲ回路１．
２のクロック入力部に加える。他方の入力端子にはＰＰ
ＣＭ、 ＮＰＣＭを加えるが、第３図■、■に示すよう
に可、及び「百がそれぞれ”０”の時には“１”を、又
“１”の時には“０”を出力する。この結果、従来例と
同様に第３図■に示すように、トランス５の２次側には
バイポーラの出力が得られる。
２のクロック入力部に加える。他方の入力端子にはＰＰ
ＣＭ、 ＮＰＣＭを加えるが、第３図■、■に示すよう
に可、及び「百がそれぞれ”０”の時には“１”を、又
“１”の時には“０”を出力する。この結果、従来例と
同様に第３図■に示すように、トランス５の２次側には
バイポーラの出力が得られる。
今、クロックが断となった時、第３図■、■に示すよう
にＰＰＣＭ、ＮＰＣＭも断となり、同時に１シヨツトマ
ルチバイブレータ６のＢ入力端子も断となる。この時、
下ＰＣＭ （■）とＮＡＮＤ回路出力（■）が共に“Ｏ
ｎの場合を考えると、ＮＯＲ回路１の出力は“１″ と
なり、Ｔｒ ３は常にオン状態となりＴｒ ３には過大
電流が流れる。
にＰＰＣＭ、ＮＰＣＭも断となり、同時に１シヨツトマ
ルチバイブレータ６のＢ入力端子も断となる。この時、
下ＰＣＭ （■）とＮＡＮＤ回路出力（■）が共に“Ｏ
ｎの場合を考えると、ＮＯＲ回路１の出力は“１″ と
なり、Ｔｒ ３は常にオン状態となりＴｒ ３には過大
電流が流れる。
しかし、１シヨツトマルチパイプレーク６のＢ入力端子
も断となるため、断検出時間ｔ１秒後に、それまで“０
″だったＱ端子の出力は“１”となり、インバータ７を
介して入力断のアラームを外部に送出する。同時に、Ｑ
端子の出力は第３図■に示すように“１″から“０”と
なり、ＮＡＮＤ回路１０の出力は第３図■に示すように
必ず“１′となる。したがってＮＯＲ回路１及び２の出
力も、入力する陣、及び昭の論理値によらず必ず“Ｏｎ
となる。即ち、Ｔｒ ３、及び４はオフ状態となる。
も断となるため、断検出時間ｔ１秒後に、それまで“０
″だったＱ端子の出力は“１”となり、インバータ７を
介して入力断のアラームを外部に送出する。同時に、Ｑ
端子の出力は第３図■に示すように“１″から“０”と
なり、ＮＡＮＤ回路１０の出力は第３図■に示すように
必ず“１′となる。したがってＮＯＲ回路１及び２の出
力も、入力する陣、及び昭の論理値によらず必ず“Ｏｎ
となる。即ち、Ｔｒ ３、及び４はオフ状態となる。
この結果、Ｔｒの破損を完全に防止することができる。
以上説明のように本発明によれば、上記のＵ／Ｂ変換回
路においてクロック断障害による２次的な回路障害（部
品破損等）を、簡単な回路構成で完全に防止することが
できる。
路においてクロック断障害による２次的な回路障害（部
品破損等）を、簡単な回路構成で完全に防止することが
できる。
第１図は本発明の原理図、
第２図は本発明の実施例のＵ／Ｂ変換回路の構成図、
第３図は実施例を説明するタイムチャート、第４図は従
来例のＵ／Ｂ変換回路の構成図、第５図は従来例を説明
するタイムチャートである。 図において １５は否定論理積手段、 ８０はユニポーラ／バイポーラ主変換回路、９０は入力
断検出回路 を示す。
来例のＵ／Ｂ変換回路の構成図、第５図は従来例を説明
するタイムチャートである。 図において １５は否定論理積手段、 ８０はユニポーラ／バイポーラ主変換回路、９０は入力
断検出回路 を示す。
Claims (1)
- “１”と“０”からなるＮＲＺ符号化したユニポーラの
“１”のデータをクロック毎に２つの入力端子に交互に
入力して、ＲＺ符号化したバイポーラのデータを出力す
るユニポーラ／バイポーラ主変換回路（８０）と、該入
力端子の一方の分岐出力から入力データの断を検出する
入力断検出回路（９０）とを有するユニポーラ／バイポ
ーラ変換回路において、該ユニポーラ／バイポーラ主変
換回路（８０）のクロック入力部に、該クロックと該入
力断検出回路の出力の否定論理積を求める否定論理積手
段（１５）を設け、当該否定論理積手段（１５）の出力
をクロックとして上記ユニポーラ／バイポーラ主変換回
路（８０）へ入力するようにしたことを特徴とするユニ
ポーラ／バイポーラ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62294623A JPH07118653B2 (ja) | 1987-11-20 | 1987-11-20 | ユニポーラ／バイポーラ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62294623A JPH07118653B2 (ja) | 1987-11-20 | 1987-11-20 | ユニポーラ／バイポーラ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01136423A true JPH01136423A (ja) | 1989-05-29 |
| JPH07118653B2 JPH07118653B2 (ja) | 1995-12-18 |
Family
ID=17810150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62294623A Expired - Lifetime JPH07118653B2 (ja) | 1987-11-20 | 1987-11-20 | ユニポーラ／バイポーラ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118653B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57104351A (en) * | 1980-12-19 | 1982-06-29 | Fujitsu Ltd | Signal conversion circuit |
| JPS58195315A (ja) * | 1982-05-11 | 1983-11-14 | Fujitsu Ltd | ユニポ−ラ・バイポ−ラ変換回路の保護回路 |
-
1987
- 1987-11-20 JP JP62294623A patent/JPH07118653B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57104351A (en) * | 1980-12-19 | 1982-06-29 | Fujitsu Ltd | Signal conversion circuit |
| JPS58195315A (ja) * | 1982-05-11 | 1983-11-14 | Fujitsu Ltd | ユニポ−ラ・バイポ−ラ変換回路の保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07118653B2 (ja) | 1995-12-18 |
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