JPS60124746A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS60124746A JPS60124746A JP58233115A JP23311583A JPS60124746A JP S60124746 A JPS60124746 A JP S60124746A JP 58233115 A JP58233115 A JP 58233115A JP 23311583 A JP23311583 A JP 23311583A JP S60124746 A JPS60124746 A JP S60124746A
- Authority
- JP
- Japan
- Prior art keywords
- asynchronous
- program
- interrupt
- instruction
- data processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は、１ステップ実行モードで動作中の非同期割り
込みを制御する方式に関する。
込みを制御する方式に関する。
（ｂｌ 技術の背景
一般に、データ処理装置には、プログラムのデバッグ機
能として、アドレストラップ機能があり、プログラム実
行中に、ある命令のアドレス。
能として、アドレストラップ機能があり、プログラム実
行中に、ある命令のアドレス。
又はストア／フェッチが行われるアドレスを指定して、
該アドレスに命令アドレスレジスタ、或いはオペランド
アドレスレジスフが一致した時、命令の実行を停止させ
、以降は１ステップ実行モード等で、各命令の動作確認
を行うことになる。
該アドレスに命令アドレスレジスタ、或いはオペランド
アドレスレジスフが一致した時、命令の実行を停止させ
、以降は１ステップ実行モード等で、各命令の動作確認
を行うことになる。
一方、データ処理装置に対して、入出力装置からの非同
期割り込み、又は外部割り込み等、データ処理装置のク
ロックに同期しないタイミングで割り込みが発生すると
、該データ処理装置の実行モード（例えば、１ステップ
実行モード等）に関係せず、命令の終了タイミングにお
いて、割り込み動作が行われるのが一般的である。
期割り込み、又は外部割り込み等、データ処理装置のク
ロックに同期しないタイミングで割り込みが発生すると
、該データ処理装置の実行モード（例えば、１ステップ
実行モード等）に関係せず、命令の終了タイミングにお
いて、割り込み動作が行われるのが一般的である。
この非同期割り込み動作は、マイクロプログラムによっ
て、実時間で発生するタイマー更新要求割り込み（タイ
マーをマイクロプログラムで更新させる為の割り込み）
、クロックコンパレーク比較割り込み（クロックコンパ
レーヅの上位部分と、日付時計の上位部分との比較を行
なわせる為の割 。
て、実時間で発生するタイマー更新要求割り込み（タイ
マーをマイクロプログラムで更新させる為の割り込み）
、クロックコンパレーク比較割り込み（クロックコンパ
レーヅの上位部分と、日付時計の上位部分との比較を行
なわせる為の割 。
り込み）処理の場合においても同様である。
従って、プログラムのデバッグを行う為に、」ニ記アド
レストランプをかげ、命令の実行を１ステップ実行モー
ドで実行中であっても、上記のような非同期割り込みが
発生すると、該命令を１ステツプで実行終了した時点に
おいて、該非同期割り込みプログラムの命令シーケンス
になってしまって、デバッグしているプログラムの追跡
を困難にしてしまい、デバッグの効率が悪くなる問題が
あり、効率の良いデバッグ機構が要望されていた。
レストランプをかげ、命令の実行を１ステップ実行モー
ドで実行中であっても、上記のような非同期割り込みが
発生すると、該命令を１ステツプで実行終了した時点に
おいて、該非同期割り込みプログラムの命令シーケンス
になってしまって、デバッグしているプログラムの追跡
を困難にしてしまい、デバッグの効率が悪くなる問題が
あり、効率の良いデバッグ機構が要望されていた。
ｆｃｌ 従来技術と問題点
データ処理装置において実行されるプログラムをデバッ
グする時、プログラムの実行状況を調べる為に、アドレ
ストランプ機能により所定の場所（ある命令アドレス、
ストア／フェッチが行われたメモリアドレス）で、該デ
ータ処理装置の命令実行を停止させ、該命令等を１ステ
ツプ（例えば、１マイクロ命令毎）実行モードで動作さ
せることがよく行われる。
グする時、プログラムの実行状況を調べる為に、アドレ
ストランプ機能により所定の場所（ある命令アドレス、
ストア／フェッチが行われたメモリアドレス）で、該デ
ータ処理装置の命令実行を停止させ、該命令等を１ステ
ツプ（例えば、１マイクロ命令毎）実行モードで動作さ
せることがよく行われる。
この時、データ処理装置のクロックとは非同期に入って
くる入出力装置割り込み、又は外部割り込め等が発生す
ると、該割り込みによりデータ処理装置の命令実行シー
ケンスは、該デバッグ中のプログラムの命令シーケンス
から、割り込み先のプログラムの命令シーケンスとなり
、該デバッグプログラムの追跡を困難にしてしまう問題
があった。
くる入出力装置割り込み、又は外部割り込め等が発生す
ると、該割り込みによりデータ処理装置の命令実行シー
ケンスは、該デバッグ中のプログラムの命令シーケンス
から、割り込み先のプログラムの命令シーケンスとなり
、該デバッグプログラムの追跡を困難にしてしまう問題
があった。
従って、割り込みマスクを有する非同期割り込み要因に
対しては、操作卓等から当該割り込み要因に対するマス
ク機能をオンにするとか、割り込みマスクを持たない非
同期割り込み（前記、タイマー更新要求割り込み、りＩ
コ・ツクコンパレータ比較割り込め等の実時間割り込め
等）に刻しては、エラーフラグをオンとして、該非同期
割り込ゐを抑止する等、煩雑な手操作を施せば、上記非
同期割り込みによる命令シーケンスのｔ憂乱を回避する
ことができるが、プログラムのデバッグ効率を非當に悪
くする問題があった。
対しては、操作卓等から当該割り込み要因に対するマス
ク機能をオンにするとか、割り込みマスクを持たない非
同期割り込み（前記、タイマー更新要求割り込み、りＩ
コ・ツクコンパレータ比較割り込め等の実時間割り込め
等）に刻しては、エラーフラグをオンとして、該非同期
割り込ゐを抑止する等、煩雑な手操作を施せば、上記非
同期割り込みによる命令シーケンスのｔ憂乱を回避する
ことができるが、プログラムのデバッグ効率を非當に悪
くする問題があった。
（ｄｌ 発明の目的
本発明は上記従来の欠点に鑑み、１ステツプ ゛で命令
を実行中に、非同期割り込みが発生しても、煩雑な手操
作を用いないで、該非同期割り込みを抑止できる方法を
提供することを目的とするものである。
を実行中に、非同期割り込みが発生しても、煩雑な手操
作を用いないで、該非同期割り込みを抑止できる方法を
提供することを目的とするものである。
（ｅｌ 発明の構成
そしてこの目的は、本発明によれば、１ステップ実行モ
ードを有し、該１ステップ実行モードで動作中に非同期
割り込みが発生した時、該割り込み処理を実行させる機
能を有するデータ処理装置において、特定の動作モード
を示す制御ランチを設げ、該制御ランチがオンの時は、
総ての上記非同期割り込み信号をマスクし、該非同期割
り込みを発生させないようにする方法を提供することに
よって達成され、非同期割り込み信号を抑止する制御ラ
ンチを設けるだけで、該非同期割り込み信号をマスクす
ることができ、非同期割り込みに擾乱されることなくプ
ログラムのデバッグができる利点がある。
ードを有し、該１ステップ実行モードで動作中に非同期
割り込みが発生した時、該割り込み処理を実行させる機
能を有するデータ処理装置において、特定の動作モード
を示す制御ランチを設げ、該制御ランチがオンの時は、
総ての上記非同期割り込み信号をマスクし、該非同期割
り込みを発生させないようにする方法を提供することに
よって達成され、非同期割り込み信号を抑止する制御ラ
ンチを設けるだけで、該非同期割り込み信号をマスクす
ることができ、非同期割り込みに擾乱されることなくプ
ログラムのデバッグができる利点がある。
ｆｆ） 発明の実施例
以下本発明の実施例を図面によって詳述する。
図が本発明の一実施例をブロック図で示したもので、１
が非同期割り込み原因レジスタで、該非同期割り込み要
因の発生で七ソトされ、該非同期割り込みプログラムの
処理が終了した時点で、該プログラムの命令によってリ
セットされる。１１はアンド回路、２が本発明を実施す
るのに必要な制御ランチで、プログラムのデバッグに先
立って、操作卓、或いはサービスプロセ／ザ−（図示ゼ
ず）からオン、オフできるランチである。
が非同期割り込み原因レジスタで、該非同期割り込み要
因の発生で七ソトされ、該非同期割り込みプログラムの
処理が終了した時点で、該プログラムの命令によってリ
セットされる。１１はアンド回路、２が本発明を実施す
るのに必要な制御ランチで、プログラムのデバッグに先
立って、操作卓、或いはサービスプロセ／ザ−（図示ゼ
ず）からオン、オフできるランチである。
今、あるプログラムをデバッグするに先立って、制御ラ
ンチ２をザービスブロセンサー等からオンにしておくと
、該プログラムの各命令を１ステップ実行モードで実行
中に、入出力装置からの非同期割り込み、又は外部割り
込みが発生し一乙非同期割り込み原因レジスタ１の特定
のビ・ノドがオンになっても、アンド回路１１をゲート
している上記制御ラッチ２の出力は“ｏ゛になっている
ので、アンド回路１１においては論理積がとれず、該非
同期割り込み原因レジスタの出方信号をマスクすること
ができ、デバッグ中の命令シーケンスが乱されることが
ないことになる。
ンチ２をザービスブロセンサー等からオンにしておくと
、該プログラムの各命令を１ステップ実行モードで実行
中に、入出力装置からの非同期割り込み、又は外部割り
込みが発生し一乙非同期割り込み原因レジスタ１の特定
のビ・ノドがオンになっても、アンド回路１１をゲート
している上記制御ラッチ２の出力は“ｏ゛になっている
ので、アンド回路１１においては論理積がとれず、該非
同期割り込み原因レジスタの出方信号をマスクすること
ができ、デバッグ中の命令シーケンスが乱されることが
ないことになる。
然して、該非同期割り込みの処理も含めて、総金的にプ
ログラムのデバッグを行いたい時は、該デバッグに先立
って、上記制御ラッチ２をオフにして置くことにより、
ある命令を１ステップ実行モードで実行中に非同期割り
込みが発生して、非同期割り込み原因レジスタ１の特定
のピントがオンになると、アンド回路１１で論理積がと
れ、当該非同期割り込め原因レジスタの出力信号が出力
され、該命令の１ステツプによる実行を完了した時点で
、命令のシーケンスは非同期割り込みプログラムの命令
シーケンスに移行することになり、該非同期割り込み処
理を含めたプログラムデバッグを行うことができる。
ログラムのデバッグを行いたい時は、該デバッグに先立
って、上記制御ラッチ２をオフにして置くことにより、
ある命令を１ステップ実行モードで実行中に非同期割り
込みが発生して、非同期割り込み原因レジスタ１の特定
のピントがオンになると、アンド回路１１で論理積がと
れ、当該非同期割り込め原因レジスタの出力信号が出力
され、該命令の１ステツプによる実行を完了した時点で
、命令のシーケンスは非同期割り込みプログラムの命令
シーケンスに移行することになり、該非同期割り込み処
理を含めたプログラムデバッグを行うことができる。
＋ｇ） 発明の効果
以上、詳細に説明したように、本発明のデータ処理装置
は、プログラムデバッグ時等に、非同期割り込み原因レ
ジスタの出力信号をマスクしたり、出力することができ
る制御ラッチが設けられているので、あるプログラムの
各命令を１ステップ実行モードで実行しながらデバッグ
する場合、該制御ラッチをオンにしている時は、該非同
期割り込み信号がマスクされ、該非同期割り込みによっ
て命令シーケンスを乱されることなくプ１コグラムのデ
バッグができ、該制御ランチをオフにしている時は、■
ステップで実行中の命令の実行が終了した時点で、該非
同期割り込みプログラムの命令シーケンスに移行するよ
うに制御されるので、該非同期割り込めプログラムを含
めたプログラムのデバッグをすることができる等、その
デＢ・ノブ態様に応したプログラムデバッグを、効率良
く実行できる効果がある。
は、プログラムデバッグ時等に、非同期割り込み原因レ
ジスタの出力信号をマスクしたり、出力することができ
る制御ラッチが設けられているので、あるプログラムの
各命令を１ステップ実行モードで実行しながらデバッグ
する場合、該制御ラッチをオンにしている時は、該非同
期割り込み信号がマスクされ、該非同期割り込みによっ
て命令シーケンスを乱されることなくプ１コグラムのデ
バッグができ、該制御ランチをオフにしている時は、■
ステップで実行中の命令の実行が終了した時点で、該非
同期割り込みプログラムの命令シーケンスに移行するよ
うに制御されるので、該非同期割り込めプログラムを含
めたプログラムのデバッグをすることができる等、その
デＢ・ノブ態様に応したプログラムデバッグを、効率良
く実行できる効果がある。
図は本発明の一実施例をブロック図で示した図である。
図面において、１は非同期割り込み原因レジスタ１１１
はアンド回路、２は制御ラッチ、をそれぞれ示す。
はアンド回路、２は制御ラッチ、をそれぞれ示す。
Claims (1)
- １ステップ実行モードを有し、該１ステップ実行モード
で動作中に非同期割り込みが発生した時、該割り込み処
理を実行させる機能を有するデータ処理装置において、
特定の動作モードを示す制御ランチを設け、該制御ラン
チがオンの時は、総ての上記非同期割り込み信号をマス
クし、該非同期割り込みを発生させないようにすること
を特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233115A JPS60124746A (ja) | 1983-12-09 | 1983-12-09 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233115A JPS60124746A (ja) | 1983-12-09 | 1983-12-09 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60124746A true JPS60124746A (ja) | 1985-07-03 |
Family
ID=16949999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58233115A Pending JPS60124746A (ja) | 1983-12-09 | 1983-12-09 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124746A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63208132A (ja) * | 1987-02-25 | 1988-08-29 | Yokogawa Electric Corp | インサ−キツト・エミユレ−タ |
| EP0621490A3 (en) * | 1993-04-20 | 1995-07-26 | Advanced Micro Devices Inc | Electrical circuits test. |
| JPH07271608A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 割込み発生回路 |
| JP2009217429A (ja) * | 2008-03-10 | 2009-09-24 | Fujitsu Ltd | デバッグ支援装置 |
-
1983
- 1983-12-09 JP JP58233115A patent/JPS60124746A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63208132A (ja) * | 1987-02-25 | 1988-08-29 | Yokogawa Electric Corp | インサ−キツト・エミユレ−タ |
| EP0621490A3 (en) * | 1993-04-20 | 1995-07-26 | Advanced Micro Devices Inc | Electrical circuits test. |
| JPH07271608A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 割込み発生回路 |
| JP2009217429A (ja) * | 2008-03-10 | 2009-09-24 | Fujitsu Ltd | デバッグ支援装置 |
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