JPH0317705A - シーケンスコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は複数のプロセッサを組み合わせてなるシーケン
スコントローラに関するものである。

従来の技術 マルチプロセッサを用いたシーケンスコントローラにお
いて、シーケンスプログラムを書き直す際は、実行プロ
セッサはシーケンス処理の実行を停止し、もう１つのプ
ロセッサが実行メモリのシーケンスプログラムを書き直
し、再度、実行プロセッサへ起動をかけ、この実行プロ
セッサが実行メモリの指令に従って順次シーケンス処理
を実行する方式がとられており、シーケンス処理を実行
したままシーケンスプログラムを書き直すことができな
いという問題がある。

そこで、これらの問題を解決するために、シーケンスプ
ログラムの実行メモリを２つ持ち、実行プロセッサが１
つの実行メモリの指示に従ってシーケンス処理を行って
いる間に、もう１つのプロセッサが別の実行メモリへ新
しいシーケンスプログラムをロードし、実行プロセッサ
が実行中のシーケンスプログラムの先頭へ戻る際に同期
して、もう１つの実行メモリへ切り換えるよう、シーケ
ンスコントローラを構成することが試みられている。第
４図は、このようなシーケンスコントローラの従来例を
示す。

この従来例は、シーケンスプログラムを実行する実行プ
ロセッサ１と、この実行プロセッサ１ヘシーケンス命令
を与える２つの実行メモリ３，４と、この２つの実行メ
モリ３．４のシーケンスプログラムを書き直すプロセッ
サ２と、前記２つのプロセッサ１．２と２つの実行メモ
リ３，４とを互いにバスを切り換える切り換えバッファ
５，６と、各実行メモリ３，４のシーケンスプログラム
が先頭へ戻った事を検出するアドレスカウンタのリセッ
ト検出回路７，８から構威されており、第５図に示すよ
うに実行プロセッサ１が切り換えパスバッファ５を介し
て実行メモリ３からのシーケンスプログラムを実行して
いる時に、もう１つのプロセッサ２が切り換えパスバッ
ファ６を介して実行メモリ４のシーケンスプログラムを
書き直す。

そして実行プロセッサ１が実行メモリ３のシーケンスプ
ログラムの先頭の処理へ戻った事をリセット検出回路７
で検出し、切り換えパスバッファ５，６を切り換える。

実行プロセッサ１は、第６図に示すように、引き続き切
り換えパスバッファ５を介して実行メモリ４からのシー
ケンスプログラムを実行する。再度、書き直す際には、
もう１つのプロセッサ２が切り換えパスバッファ６を介
して実行メモリ３のシーケンスプログラムを書き直し、
同様のタイミングで切り換えパスバッファを切り換える
。

発明が解決しようとする課題 ところで、上記従来例によると、実行プロセッサがシー
ケンス処理を実行したまま、実行メモリのシーケンスプ
ログラムを書き直すには、２つの実行メモリが必要とな
り、回路規模が同性能のシーケンスプログラム・ステッ
プ数を実行するものの２倍以上となるという問題があっ
た。又、２つの実行メモリの切り換えの際にも、切り換
え時間が必ず存在し、シーケンス処理が、その時間だけ
途切れるため、非常に高速に切り換えねばならないとい
う問題があった。

課題を解決するための手段 本発明は上記問題点を解決するため、２つ以上のプロセ
ッサを組合わせてなるシーケンスコントローラにおいて
、シーケンスプログラムを格納するプログラム格納メモ
リと、このプログラム格納メモリのシーケンスプログラ
ムを１つのプロセッサにて実行形式に変換して格納する
実行メモリと、この実行メモリから出力されるシーケン
スプログラムをラッチしてシーケンス処理を行う実行プ
ロセッサへ入力する手段と、前記実行メモリのアドレス
をカウントアップする手段と、実行メモリのリード及び
ライト信号を切り換える同期回路と、前記カウントアッ
プ手段と、同期回路に基本クロックを与える手段とから
なり、シーケンスプログラムを書き直す際、実行メモリ
の指令データが前記ラッチ手段によりラッチされた後次
のアドレスヘカウントアップする前に、他のプロセッサ
が同アドレスのシーケンスプログラムを書き直すように
したことを特徴とする。

作　　　用 上記構成によれば、実行メモリからのシーケンスプログ
ラムがラッチされ、実行プロセッサがそのシーケンス処
理命令を実行中も、実行メモリのアドレスは維持されて
おり、次のカウントアップにより実行メモリのアドレス
が変更するまでの間に、実行メモリのリード信号とライ
ト信号が切り換えられ、プロセッサが同一アドレスのシ
ーケンスプログラムを書き直してしまい、次のカウント
アップでさらに次のアドレスのシーケンスプログラムを
書き直して行く事により、実行プロセッサが実行プログ
ラムを１スキャン処理した後には、全てのアドレスのシ
ーケンスプログラムが順次書き直されており、１つの実
行メモリでシーケンス処理を途切れさせず、シーケンス
プログラムの書き換えができる。

実施例 以下、本発明の一実施例を第１図を参照しながら説明す
る。第１図の実施例はシーケンス処理を専用に行う実行
プロセッサ１ともう１つのプロセッサであるマイコン２
とを組み合わせてシーケンスコントローラを構成してい
る。

起動前に、汎用マイコン２は、シーケンスプログラムを
格納したプログラム格納メモリ１０内部のシーケンスプ
ログラムを実行形式に変換して、順次パスバッファ９を
介して実行メモリ３へ格納し、その後実行プロセッサ１
へ起動をかける。前記実行メモリ３のアドレスがθから
順次、クロック回路１１からのカウントアップパルスに
よってインクリメントされ、シーケンスプログラムをラ
ッチ回路１２へ入力する。このラッチ回路１２では、入
力されたシーケンスプログラムを保持し、実行プロセッ
サ１へ指令を与え、シーケンスプロセッサ１はＩ／０１
３ヘシーケンス処理を施す。

シーケンスプログラムの書き直しを行う際には、実行メ
モリ３の先頭プログラムへアドレスがカウントアップさ
れるのをリセット検出回路７で検出し、第２図のタイミ
ングチャートに示す様に、最初のステップのシーケンス
プログラムがラッチ回路１２によりラッチされると、同
期回路１４により実行メモリ３のリード信号をディスイ
ネーブルにし、ライト信号をイネーブルにする。又、パ
スバッファ９もイネーブルにし、最初のステップのシー
ケンスプログラムを書き直す。そして、次のクロツク回
路１１からのカウントアップパルスが発生されるまでに
、各信号を元へ戻す。

実行メモリ３のアドレスがカウントアップされると上記
手順を同様に行う事により２番目のステップのシーケン
スプログラムの書き換えが行われる。これらの動作を順
次行っていく事により、第３図に示すように、書き換え
を行うシーケンスプログラムが１スキャン後には、実行
メモリ３へ格納され、実行プロセッサ１は、次のスキャ
ンでは新しいプログラムを処理していくことができる。

このように本発明によれば、実行メモリの内容を、シー
ケンス処理に伴って新しいプログラムへ書き換えるため
１つの実行メモリでシーケンス処理を全く中断させる事
なくシーケンスプログラムの書き換えを行うことができ
る。

発明の効果 本発明は、２つ以上のプロセッサを組合せてなるシーケ
ンスコントローラにおいて、シーケンスプログラムを格
納するプログラム格納メモリと、このプログラム格納メ
モリのシーケンスプログラムを１つのプロセッサにて実
行形式に変換して格納する実行メモリと、この実行メモ
リから出力されるシーケンスプログラムをラッチしてシ
ーケンス処理を行う実行プロセッサへ入力する手段と、
前記実行メモリのアドレスをカウントアップする手段と
、実行メモリのリード及びライト信号を切換える同期回
路と、前記カウントアップ手段と同期回路に基本クロッ
クを与える手段とからなり、シーケンスプログラムを書
き直す際、実行メモリの指令データが前記ラッチ手段に
よりラッチされた後次のアドレスへカウントアップする
前に、前記プロセッサが同アドレスのシーケンスプログ
ラムを書き直すようにしたので、実行メモリからのシー
ケンスプログラムがラッチされ、実行プロセッサがその
シーケンス処理命令を実行中も、実行メモリのアドレス
は維持されており、次のカウントアップにより実行メモ
リのアドレスが変更するまでの間に、実行メモリのリー
ド信号とライト信号が切り換えられ、プロセッサが同一
アドレスのシーケンスプログラムを書き直してしまい、
次のカウントアップでさらに次のアドレスのシーケンス
プログラムを書き直して行く事により、実行プロセッサ
が実行プログラムを１スキャン処理した後には、全ての
アドレスのシーケンスプログラムが順次書き直されてお
り、１つの実行メモリでシーケンス処理を途切れさせず
、シーケンスプログラムの書き換えができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路ブロック図、第２
図は本発明の一実施例の処理を示すタイミングチャート
、第３図は本発明の一実施例の処理時の実行メモリの動
きを示した図、第４図は従来例の回路ブロック図、第５
図，第６図は従来例のシーケンスプログラムの流れを示
した図である。 １・・・・・・実行プロセッサ、２・・・・・・プロセ
ッサ（汎用マイコン〉、３・・・・・・実行メモリ、７
・・・・・・リセット検出回路、９・・・・・・パスバ
ッファ、１０・・・・・・プログラム格納メモリ、１１
・・・・・・クロック回路、１２・・・・・・ラッチ回
路、１３・・・・・・Ｉ／Ｏ、１４・・・・・・同期回
路。

Claims (1)

【特許請求の範囲】
1. ２つ以上のプロセッサを組合せてなるシーケンスコント
   ローラにおいて、シーケンスプログラムを格納するプロ
   グラム格納メモリと、このプログラム格納メモリのシー
   ケンスプログラムを１つのプロセッサにて実行形式に変
   換して格納する実行メモリと、この実行メモリから出力
   されるシーケンスプログラムをラッチしてシーケンス処
   理を行う実行プロセッサへ入力する手段と、前記実行メ
   モリのアドレスをカウントアップする手段と、実行メモ
   リのリード及びライト信号を切換える同期回路と、前記
   カウントアップ手段と同期回路に基本クロックを与える
   手段とからなり、シーケンスプログラムを書き直す際、
   実行メモリの指令データが前記ラッチ手段によりラッチ
   された後次のアドレスへカウントアップする前に、前記
   プロセッサが同アドレスのシーケンスプログラムを書き
   直すようにしたことを特徴とするシーケンスコントロー
   ラ。