JPH01137649A - 半導体装置の平坦化方法 - Google Patents

半導体装置の平坦化方法

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Publication number
JPH01137649A
JPH01137649A JP63241150A JP24115088A JPH01137649A JP H01137649 A JPH01137649 A JP H01137649A JP 63241150 A JP63241150 A JP 63241150A JP 24115088 A JP24115088 A JP 24115088A JP H01137649 A JPH01137649 A JP H01137649A
Authority
JP
Japan
Prior art keywords
insulating layer
etching
mask layer
layer
pattern
Prior art date
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Pending
Application number
JP63241150A
Other languages
English (en)
Inventor
Kyon Son Bee
ベー キョン ソン
John Rimu Namu
ナム ジョン リム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Semiconductor and Telecomunications Co Ltd
Original Assignee
Samsung Semiconductor and Telecomunications Co Ltd
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Publication date
Application filed by Samsung Semiconductor and Telecomunications Co Ltd filed Critical Samsung Semiconductor and Telecomunications Co Ltd
Publication of JPH01137649A publication Critical patent/JPH01137649A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00Etching of wafers, substrates or parts of devices
    • H10P50/73Etching of wafers, substrates or parts of devices using masks for insulating materials

Landscapes

  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体装置の製造方法に関し、更に詳しくは
、感光性樹脂および非感光性樹脂を利用して基板の段差
を除去し、基板を平坦化させる方法に関する。
半導体装置の製造工程において、ある工程で形成された
基板の凹凸は、以後の工程においてCV D (Che
mical Vapor Depositing)で形
成される膜のステップカバリ7ジ(Step Cove
rage)と膜厚の均一性とを悪化させて素子の特性と
信頬性を低下させるという問題点を有していた。
従来、凹凸のある基板を平坦化するためには、5OG(
Spin (10) Glass)平坦化法、B P 
S G (Boron Phosphor 5ilic
ate Glass)またはP S G (Phosp
or 5ilicate Glass)のりフロー(r
ef low)により平坦化させる方法、更に感光性樹
脂または非感光性樹脂と平坦層との11食刻方法等力〈
使用された。
しかしながら、上記SOG平坦化方法は、SOG物質自
体が電気的特性が悪く、ソルベントによる平坦化以後に
基板素子の特性を低下させ、甚だしい場合には基板が素
子動作をしないという問題点があった。
BPSGまたはPSGのリフロー法では、電気的特性は
悪くないが、平坦化の程度が40−60%であるという
問題点があった。
また、感光性樹脂または非感光性樹脂と絶縁層とを1=
1に食刻させる方法は、感光性樹脂または非感光性樹脂
の平坦化率に依存して平坦化がなされるため、凹凸のあ
る基板における凹凸と凹凸の間隔により平坦化率の差が
極めて甚だしく、感光性樹脂または非感光性樹脂と絶縁
層間の選択比が必ず1:1とならなければならないため
、工程が困難であるという問題点を有していた。
本発明の目的は、簡単な工程により、高い平坦化率の半
導体装置を製造する方法を提供することにある。
本発明の他の目的は、優れた絶縁特性を有する絶縁層に
高平坦化率を有する平坦層を形成する半導体装置の製造
方法を提供することにある。
本発明は、段差を有する半導体基板上に絶縁物質の層を
形成する第1の工程; 上記絶縁層上に粘性のある所定物質のマスク層を形成す
る第2の工程; 基板段差の突出部位が露出されるように上記マスク層を
食刻する第3の工程; 上記工程で露出した絶縁層の突出部位を所定の厚さだけ
食刻する第4の工程; 次いで、残留するマスク層を除去する第5の工程;の連
続よりなる半導体装置の平坦化方法である。
以下、本発明の実施例を添付図面に従って詳細に説明す
る。
第1図及び第2図は、本発明による実施例の製造工程図
であり、第1図は段差aと絶縁層の厚さbが同じ場合、
第2図はそれらがa<bの場合を示す。
各図(A)において、10は、所定のパターン1が上部
に形成された半導体基板を示し、該基板10とパターン
1とは、パターンの高さaに相当する段差aを有して形
成される。即ち基板上に高さaのパターン1が形成され
る。
この基板の上部全面に、Siの酸化膜S iOH、Si
のチン化1is is N−、PSG又はBPSG等の
物質で、厚さbの絶縁112を常法により沈積形成する
第1図はa=b、第2図はa<bの場合である。
かくして、絶縁Ji2は、段差aを有する基板表面と同
じ段差すをもって形成される〔第1図(B)〕か、段差
aよりも厚い段差すをもって形成される〔第2図(B)
〕。
第1図においては、パターン1の上面と絶縁層の上表面
の最下面とは同一レベルの高さとなり、第2図において
は、絶縁層の上表面の最下面はパターン1の上面より高
い位置にある。
絶8i層2の形成には、上記物質のほか、電気絶縁特性
、耐熱及び耐湿性に優れ、かつ基板に凹凸を生じさせる
パターンの材質と食刻選択比に優れた如何なる材料でも
使用することができる。
次いで、上記絶縁層2の上部全面に粘性を有する感光性
樹脂または非感光性樹脂等の有機物質を塗布し、以後の
工程で食刻マスクとなるマスクJi3を形成する。
このマスクN3は、段差のある絶縁層上に第1図(B)
及び第2図(B)の如く表面に凹凸ができるように形成
される。
上記マスク層3の有機物質は、紫外線に反応できる物質
または酸素プラズマで食刻されうる物質等のうち、上記
絶縁層の食刻の際に使用されるガスまたは化学物質で食
刻されず、かつ平坦化率が50%以上になる物質であっ
て、通常の半導体製造工程で使用される感光性樹脂また
は非感光性樹脂を使用することができる。
ついで、上記のマスク層3を酸素プラズマで食刻するか
、或いは紫外線に露光、現像するかして、第1図(C)
あるいは第2図(C)の如く、絶縁層の突出した部分4
が露出されるようにする。
次いで、上記マスク層3の残留する部分を食刻マスクと
して、露出している部分の絶縁N2を、食刻マスクによ
って被覆されている部分の絶縁層2のレベルまで、マス
クN3の選択比が優れたガスや化学物質で食刻する。
この食刻によって、第1図に示す実施例の場合は、絶縁
層2が丁度パターンの高さより上の部分だけ食刻されて
パターン1と絶縁712とは面一となる。又第2図に示
す実施例の場合には、絶縁N2の上面はパターン1の上
面よりも高い位置となる。
次いで、マスク層3を除去すると、第1図に示す実施例
においては、(D)に示すように、パターン1と同じ厚
さの絶縁N2がパターン1間に形成された半導体装置が
造られる。第2図に示す実施例においては、第2図(D
)のように、パターンlの高さよりも厚い絶縁層2とな
り、パターン1は露出しないが絶縁層2の表面は平坦に
なる。
上述の如く、パターンと絶縁層との厚さが同一の場合は
勿論、パターンの厚さaよりも絶縁層の厚さbが厚い場
合にもパターンの上に塗布された絶縁層が基板の上面か
ら厚さbで平坦化されることができる。
上述の通り、本発明は段差を有する基板上に絶縁層を形
成し、その絶縁層上に粘性を有する有機物質のマスク層
を形成した後、マスク層を所定の厚さだけ食刻して基板
の突出部分を露出させ、露出された領域の絶縁層を食刻
して平坦化せしめることにより、従来の工程より工程が
簡単であり、平坦化率が高いばかりか、電気的に優れた
絶縁材を絶縁層に使用することの容易な利点を有してい
る。
【図面の簡単な説明】
第1図は本発明による一実施例の製造工程図であり、第
2図は別の実施例の製造工程図である。 1・・・パターン 2・・・絶縁層 3・・・マスク層 4・・・絶縁層の突出部位 10・・・半導体基板 a・・・段差 b・・・絶縁層の厚さ

Claims (3)

    【特許請求の範囲】
  1. (1)段差aをもったパターン(1)を有する半導体基
    板(10)上に絶縁層(2)を形成する工程; 上記絶縁層(2)上に粘性を有する物質のマスク層(3
    )を形成する工程; 絶縁層の突出部位(4)が露出するように上記マスク層
    3を食刻する工程; 上記工程で露出した絶縁層(2)の突出部位(4)を、
    残されたマスク層によって被覆されている部分と同じレ
    ベルまで食刻する工程; 次いで、残留するマスク層(3)を除去する工程;の連
    続よりなることを特徴とする半導体装置の平坦化方法。
  2. (2)マスク層(3)の食刻を、紫外線光を利用した現
    像方法により行う請求項1に記載の方法。
  3. (3)マスク層(3)の食刻を、酸素プラズマを用いて
    行う請求項1に記載の方法。
JP63241150A 1987-10-31 1988-09-28 半導体装置の平坦化方法 Pending JPH01137649A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR870012163A KR890007394A (ko) 1987-10-31 1987-10-31 반도체 장치의 평탄화 방법
KR87-12163 1987-10-31

Publications (1)

Publication Number Publication Date
JPH01137649A true JPH01137649A (ja) 1989-05-30

Family

ID=19265634

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63241150A Pending JPH01137649A (ja) 1987-10-31 1988-09-28 半導体装置の平坦化方法

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KR (1) KR890007394A (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5893261A (ja) * 1981-11-30 1983-06-02 Toshiba Corp 半導体装置の製造方法
JPS60150647A (ja) * 1984-01-18 1985-08-08 Nec Corp 半導体装置の製造方法
JPS60152042A (ja) * 1984-01-20 1985-08-10 Sumitomo Electric Ind Ltd 多層配線構造の形成方法

Patent Citations (3)

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Publication number Priority date Publication date Assignee Title
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JPS60152042A (ja) * 1984-01-20 1985-08-10 Sumitomo Electric Ind Ltd 多層配線構造の形成方法

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KR890007394A (ko) 1989-06-19

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