JPH01138748A - ガリウム砒素半導体メモリ集積回路 - Google Patents
ガリウム砒素半導体メモリ集積回路Info
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- JPH01138748A JPH01138748A JP62298127A JP29812787A JPH01138748A JP H01138748 A JPH01138748 A JP H01138748A JP 62298127 A JP62298127 A JP 62298127A JP 29812787 A JP29812787 A JP 29812787A JP H01138748 A JPH01138748 A JP H01138748A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/00—Static random access memory [SRAM] devices
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はガリウム砒素半導体メモリ集積回路に関する
ものである。
ものである。
第３図は例えば昭和５９年度電子通信学会総合全国大会
講演論文集Ｐ２−３０４記載による従来のＥ／Ｄ形Ｄ
１ｒｅｃｔ Ｃｏｕｐｌｅ Ｆ Ｅ Ｔ Ｌ ｏｇｉ
ｃ回路（以下、ＤＣＥＬ回路と略記する）に示された従
来のガリウム砒素半導体メモリ装置のメモリセル、ビッ
ト線ワード、及びワード線駆動回路の構成図である。
講演論文集Ｐ２−３０４記載による従来のＥ／Ｄ形Ｄ
１ｒｅｃｔ Ｃｏｕｐｌｅ Ｆ Ｅ Ｔ Ｌ ｏｇｉ
ｃ回路（以下、ＤＣＥＬ回路と略記する）に示された従
来のガリウム砒素半導体メモリ装置のメモリセル、ビッ
ト線ワード、及びワード線駆動回路の構成図である。
図において、（１）はメモリセルで、ノーマリオン型金
属−半導体電界効果型トランジスタ（以下。
属−半導体電界効果型トランジスタ（以下。
ＭＥＳＦ［！Ｔと略記する。 ）（２）及び（３）を負
荷とし、ノーマリオフ型Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ （４
１及び（５）をドライバとしたフリソプフロンブ回路と
ノーマリオフ型ＭＥＳＦＥＴによるトランスファゲート
（６）及び（７）から構成される。また、αコはワード
線駆動回路である。ノード（Ｎ１）はメモリセルの電源
ノードで、ノード（Ｎ２）及び（Ｎ３）はデータが蓄え
られるストレージノードである。
荷とし、ノーマリオフ型Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ （４
１及び（５）をドライバとしたフリソプフロンブ回路と
ノーマリオフ型ＭＥＳＦＥＴによるトランスファゲート
（６）及び（７）から構成される。また、αコはワード
線駆動回路である。ノード（Ｎ１）はメモリセルの電源
ノードで、ノード（Ｎ２）及び（Ｎ３）はデータが蓄え
られるストレージノードである。
ノード（Ｎ４）はワード線駆動回路（２）によって駆動
されるワード線でトランスファゲート（６）及び（７）
のゲートに入力する。ノード（Ｎ５）及び（Ｎ６）は１
対のビット線を構成し、それぞれトランスファゲート（
６）及び（７）に接続される。（８）及び（９）はビッ
ト線プルアンプのための抵抗性の負荷素子でプルアップ
電源であるノード（Ｎ７）とノード（Ｎ５）及びノード
（Ｎ７）とノード（Ｎ６）の間にそれぞれ接続されてい
る。また。
されるワード線でトランスファゲート（６）及び（７）
のゲートに入力する。ノード（Ｎ５）及び（Ｎ６）は１
対のビット線を構成し、それぞれトランスファゲート（
６）及び（７）に接続される。（８）及び（９）はビッ
ト線プルアンプのための抵抗性の負荷素子でプルアップ
電源であるノード（Ｎ７）とノード（Ｎ５）及びノード
（Ｎ７）とノード（Ｎ６）の間にそれぞれ接続されてい
る。また。
ノーマリオフ型ＭＥＳＦＥＴＱＩ及びＯＤはコラム選択
のためのトランスファゲートでそれぞれノード（Ｎ５）
とノード（Ｎ８）間、ノード（Ｎ６）とノード（Ｎ９）
間に接続される。ノード（ＮＩＯ） はビット線セレ
クト信号線で上記のトランスファゲートθｌ及びＯＤの
ゲートに接続される。ノード（Ｎ８）とノード（Ｎ９）
は一対のＩ１０線を構成する。
のためのトランスファゲートでそれぞれノード（Ｎ５）
とノード（Ｎ８）間、ノード（Ｎ６）とノード（Ｎ９）
間に接続される。ノード（ＮＩＯ） はビット線セレ
クト信号線で上記のトランスファゲートθｌ及びＯＤの
ゲートに接続される。ノード（Ｎ８）とノード（Ｎ９）
は一対のＩ１０線を構成する。
また、第４図にメモリセルアレイの構成を示す。
メモリセルは、マトリクス状に配置され、カラム方向に
は一対のビ°フト線が接続され、ロウ方向にはワード線
駆動回路亜によって駆動されるワード線が接続される。
は一対のビ°フト線が接続され、ロウ方向にはワード線
駆動回路亜によって駆動されるワード線が接続される。
第３図に基いて動作を説明する。通常、ガリウム砒素に
よるＥ／Ｄ型ＤＣＦＬ回路は高レベル０．６ｖ程度（こ
れはＭＥＳＦＥＴゲート、ソース間のショットキバリア
高さで決る。）低レベルＯｖ程度の内部信号で動作する
。従ってメモリセル（１）は高レベル０．６Ｖ。
よるＥ／Ｄ型ＤＣＦＬ回路は高レベル０．６ｖ程度（こ
れはＭＥＳＦＥＴゲート、ソース間のショットキバリア
高さで決る。）低レベルＯｖ程度の内部信号で動作する
。従ってメモリセル（１）は高レベル０．６Ｖ。
低レベルＯｖのワード線信号（Ｎ４）とビット線セレク
ト信号（ＮＩＯ）が共に高レベルとなることにより選択
される。また、ノード（Ｎ１）及び（Ｎ７）の電源電圧
は、共に１．Ｏｖとする。まず、読出し動作について説
明する。ワード線及びビット線セレクト信号が共に低レ
ベルのとき、トランスファゲート（６）と（７）及び０
φとαＵは全て非導通状態となり、ストレージノード（
Ｎ２）及び（Ｎ３）はビット線（Ｎ５）及び（Ｎ６）か
らそれぞれ遮断される。メモリセル（１）はフリップフ
ロップ回路で構成されているため、このときストレージ
ノード（Ｎ２）と（Ｎ３）には一対のデータが蓄えられ
る。すなわちノード（Ｎ２）が高レベル（０，６Ｖ）の
ときはノード（Ｎ３）が低レベル（Ｏｖ）となり、逆に
ノード（Ｎ２）が低レベルのときはノード（Ｎ３）が高
レベルとなる。今仮にノード（Ｎ２）に高レベル、ノー
ド（Ｎ３）に低レベルが蓄えられているとする。このと
きドライバＦ Ｅ Ｔ （４１は非導通状態、ドライバ
ＦＥＴ（５）は導通状態である０次にワード線（Ｎ４）
が高レベル（０，６Ｖ）になると、トランスファゲート
（６）と（７）が導通状態となりノード（Ｎ２）及びノ
ード（Ｎ３）の電位がノード（Ｎ５）及びノード（Ｎ６
）に読み出されこのとき、高レベル側のビット線（Ｎ５
）の電位はドライバＦ Ｅ Ｔ （４１が非導通状態と
なっているため、ビット線負荷（８）とトランスフ１ゲ
ート（６）及びドライバＦ Ｅ Ｔ （５１のゲート、
ソース間のショットキダイオードの電位分割で決まり１
通常ショットキバリア高さ０．６Ｖよりもやや高い値と
なる。今この値を０゜７ｖとする。一方低レベル側のビ
ット線（Ｎ６）の電位はドライバＦ Ｅ Ｔ ｆ５１が
導通状態となっているため。
ト信号（ＮＩＯ）が共に高レベルとなることにより選択
される。また、ノード（Ｎ１）及び（Ｎ７）の電源電圧
は、共に１．Ｏｖとする。まず、読出し動作について説
明する。ワード線及びビット線セレクト信号が共に低レ
ベルのとき、トランスファゲート（６）と（７）及び０
φとαＵは全て非導通状態となり、ストレージノード（
Ｎ２）及び（Ｎ３）はビット線（Ｎ５）及び（Ｎ６）か
らそれぞれ遮断される。メモリセル（１）はフリップフ
ロップ回路で構成されているため、このときストレージ
ノード（Ｎ２）と（Ｎ３）には一対のデータが蓄えられ
る。すなわちノード（Ｎ２）が高レベル（０，６Ｖ）の
ときはノード（Ｎ３）が低レベル（Ｏｖ）となり、逆に
ノード（Ｎ２）が低レベルのときはノード（Ｎ３）が高
レベルとなる。今仮にノード（Ｎ２）に高レベル、ノー
ド（Ｎ３）に低レベルが蓄えられているとする。このと
きドライバＦ Ｅ Ｔ （４１は非導通状態、ドライバ
ＦＥＴ（５）は導通状態である０次にワード線（Ｎ４）
が高レベル（０，６Ｖ）になると、トランスファゲート
（６）と（７）が導通状態となりノード（Ｎ２）及びノ
ード（Ｎ３）の電位がノード（Ｎ５）及びノード（Ｎ６
）に読み出されこのとき、高レベル側のビット線（Ｎ５
）の電位はドライバＦ Ｅ Ｔ （４１が非導通状態と
なっているため、ビット線負荷（８）とトランスフ１ゲ
ート（６）及びドライバＦ Ｅ Ｔ （５１のゲート、
ソース間のショットキダイオードの電位分割で決まり１
通常ショットキバリア高さ０．６Ｖよりもやや高い値と
なる。今この値を０゜７ｖとする。一方低レベル側のビ
ット線（Ｎ６）の電位はドライバＦ Ｅ Ｔ ｆ５１が
導通状態となっているため。
ビット線負荷（９）とトランスファゲート（７）及びド
ライバＦ Ｅ Ｔ ｆ５）の電位分割で決まり２通常接
地レベルＯｖとショットキバリア高さ０．６Ｖの間の値
となる。
ライバＦ Ｅ Ｔ ｆ５）の電位分割で決まり２通常接
地レベルＯｖとショットキバリア高さ０．６Ｖの間の値
となる。
今この値を０．２Ｖとする。すなわち、ワード線（Ｎ４
）が立上がることによりメモリセル（１）からビット線
に高レベル０．７Ｖ、低レベル０，２ｖのデータが読出
される０次にビット線セレクト（ＮＩＯ）が高レベル（
０゜６Ｖ）になるとトランスファゲートＯ１及びＯＤが
導通状態となりビット線（Ｎ５）及び（Ｎ６）のデータ
がそれぞれＩ１０線（Ｎ８）及び（Ｎ９）に読出される
。このとき、高レベル側のＩ１０線（Ｎ８）の電位は、
ビット線セレクト信号（０，６Ｖ）からトランスフアゲ
−） Ｑｌのしきい値電圧ＶｔｈｌＯを引いた値０．６
Ｖ −ＶｔｈｌＯまでしか上がらない。なぜならば、■
１０線（Ｎ８）の電位が０．６ｖ −ｖｔｈｌＯ以上に
なるとトランスファゲートαΦが非導通状態となるから
である。今ＶｔｈｌＯを０．１ｖとするとＩ１０線（Ｎ
８） ノミ位は０．６Ｖ−０，ＩＶ＝０．５Ｖとなる。
）が立上がることによりメモリセル（１）からビット線
に高レベル０．７Ｖ、低レベル０，２ｖのデータが読出
される０次にビット線セレクト（ＮＩＯ）が高レベル（
０゜６Ｖ）になるとトランスファゲートＯ１及びＯＤが
導通状態となりビット線（Ｎ５）及び（Ｎ６）のデータ
がそれぞれＩ１０線（Ｎ８）及び（Ｎ９）に読出される
。このとき、高レベル側のＩ１０線（Ｎ８）の電位は、
ビット線セレクト信号（０，６Ｖ）からトランスフアゲ
−） Ｑｌのしきい値電圧ＶｔｈｌＯを引いた値０．６
Ｖ −ＶｔｈｌＯまでしか上がらない。なぜならば、■
１０線（Ｎ８）の電位が０．６ｖ −ｖｔｈｌＯ以上に
なるとトランスファゲートαΦが非導通状態となるから
である。今ＶｔｈｌＯを０．１ｖとするとＩ１０線（Ｎ
８） ノミ位は０．６Ｖ−０，ＩＶ＝０．５Ｖとなる。
一方低レベル側のＩ１０線（Ｎ９）の電位はピント線（
Ｎ２６）の電位がそのまま伝えられ０．２ｖとなる。以
上より、読出し時にはワード線（Ｎ４）及びビット線セ
レクト（ＮＩＯ）の両方が高レベルとなることによりメ
モリセル（１）が選択され、ビット線には高レベル０．
７Ｖ、低レベル０．２ｖのデータが読出され、さらにＩ
１０線には高レベル０．５Ｖ、低レベル０．２ｖのデー
タが読出される事がわかる。ワード＆９（Ｎ４）及びビ
ット線セレクト（ＮＩＯ）のどちらか一方が低レベルな
らば、メモリセル（１）のデータはｒ１０線には読出さ
れない。また、！１０線に読出されたデータは、センス
アンプ及びデータ出力回路を経てメモリ外部へ出力され
る。次に書き込み動作を説明する。初期条件としてノー
ド（Ｎ２）が低しヘ／Ｌ／ （ＯＶ） 、ノード（Ｎ３
）が高レベル（０，６Ｖ）とし、これに対しくＮ２）に
高レベル（Ｎ３）に低レベルを書き込む動作を考える。
Ｎ２６）の電位がそのまま伝えられ０．２ｖとなる。以
上より、読出し時にはワード線（Ｎ４）及びビット線セ
レクト（ＮＩＯ）の両方が高レベルとなることによりメ
モリセル（１）が選択され、ビット線には高レベル０．
７Ｖ、低レベル０．２ｖのデータが読出され、さらにＩ
１０線には高レベル０．５Ｖ、低レベル０．２ｖのデー
タが読出される事がわかる。ワード＆９（Ｎ４）及びビ
ット線セレクト（ＮＩＯ）のどちらか一方が低レベルな
らば、メモリセル（１）のデータはｒ１０線には読出さ
れない。また、！１０線に読出されたデータは、センス
アンプ及びデータ出力回路を経てメモリ外部へ出力され
る。次に書き込み動作を説明する。初期条件としてノー
ド（Ｎ２）が低しヘ／Ｌ／ （ＯＶ） 、ノード（Ｎ３
）が高レベル（０，６Ｖ）とし、これに対しくＮ２）に
高レベル（Ｎ３）に低レベルを書き込む動作を考える。
書き込み時も読出し時と同様ワード＆５１（Ｎ４）とビ
ット線セレクト（ＮＩＯ） の両方を高レベル（０，
６Ｖ）としてメモリセル（１）を選択状ｔｍとり、 さ
らにＩ１０線（Ｎ８）を電源電位（１，ＯＶ） 。
ット線セレクト（ＮＩＯ） の両方を高レベル（０，
６Ｖ）としてメモリセル（１）を選択状ｔｍとり、 さ
らにＩ１０線（Ｎ８）を電源電位（１，ＯＶ） 。
（Ｎ９）を接地電位（ＯＶ）にする。このとき高レベル
側のトランスフアゲ−） （ＩＩはビット＆？１（Ｎ５
）が０．５Ｖ以上では非導通状態となるため、ビット線
（Ｎ５）の電位はＯ，ＳＶとなる。これと同時にピント
線（Ｎ６）の電位は、ビット線負荷（９）の電流供給能
力よりもトランスファゲートαＤを経た電流引き抜き能
力の方がはるかに大きくとられているために接地電位に
近い値となる。今仮にこれを０．１Ｖとする。すなわち
逆データ書き込み時には一瞬ビット線電位として（Ｎ５
）が０．５Ｖ、 （Ｎ５）が０．１ｖという状態にる。
側のトランスフアゲ−） （ＩＩはビット＆？１（Ｎ５
）が０．５Ｖ以上では非導通状態となるため、ビット線
（Ｎ５）の電位はＯ，ＳＶとなる。これと同時にピント
線（Ｎ６）の電位は、ビット線負荷（９）の電流供給能
力よりもトランスファゲートαＤを経た電流引き抜き能
力の方がはるかに大きくとられているために接地電位に
近い値となる。今仮にこれを０．１Ｖとする。すなわち
逆データ書き込み時には一瞬ビット線電位として（Ｎ５
）が０．５Ｖ、 （Ｎ５）が０．１ｖという状態にる。
メモリセルｉｌｌは通常この状態でストレージノード（
Ｎ２）の電位が（Ｎ３）の電位よりも高くなるように設
計されており、従ってこのときデータは反転する。デー
タ反転後はドライバＦ Ｅ Ｔ ｆ４１は非Ｂ１ｆｆ１
状態となるため、高レベル側のビット線（Ｎ５）の電位
は０．７ｖまで上昇する。また、データ反転後ワード線
（Ｎ４）を低レベルにするとストレージノードの電位は
、 （Ｎ２）が０．６Ｖ、 （Ｎ３）がＯｖに落ち着く
。こうしてデータの書き込みが完了する。
Ｎ２）の電位が（Ｎ３）の電位よりも高くなるように設
計されており、従ってこのときデータは反転する。デー
タ反転後はドライバＦ Ｅ Ｔ ｆ４１は非Ｂ１ｆｆ１
状態となるため、高レベル側のビット線（Ｎ５）の電位
は０．７ｖまで上昇する。また、データ反転後ワード線
（Ｎ４）を低レベルにするとストレージノードの電位は
、 （Ｎ２）が０．６Ｖ、 （Ｎ３）がＯｖに落ち着く
。こうしてデータの書き込みが完了する。
従来のガリウム砒素半４体メモリＶａｔ ｌは、以上の
ように構成されているため、次のような問題点があった
。すなわち、ワード線ドライバ＠の出力であるワード線
（Ｎ４）が高レベルになり、これに接続されるロウが選
択状態になると、ワード線ドライバ０３からトランスフ
ァゲート（６）あるいは（７）を通じてメモリセル・＼
流れる貫通電流の経路が存在する。仮に、ノード（Ｎ２
）に低レベル、ノード（Ｎ３）に高レベルのデータが蓄
えられているとするとワード線（Ｎ４）が高レベルにな
ると、トランスファゲート（６）におけるゲート（Ｎ４
）とソース（Ｎ２）間の寄生ショットキダイオードが導
通状態となり、またドライバＦ Ｅ Ｔ （４１も導通
状態となっているため、ワード線ドライバ０３からのワ
ード線（Ｎ４）を通じ、トランスファゲート（６）のゲ
ート（Ｎ４）からソース（Ｎ２）へ、さらにドライバＦ
Ｅ Ｔ ｆ４１のドレイン（Ｎ２）からソース（接地
）へと電流が流れる。通常、−本のワード線には複数個
のメモリセルが接続され、さらに集積度が高まるとこの
個数はさらに大きくなる。
ように構成されているため、次のような問題点があった
。すなわち、ワード線ドライバ＠の出力であるワード線
（Ｎ４）が高レベルになり、これに接続されるロウが選
択状態になると、ワード線ドライバ０３からトランスフ
ァゲート（６）あるいは（７）を通じてメモリセル・＼
流れる貫通電流の経路が存在する。仮に、ノード（Ｎ２
）に低レベル、ノード（Ｎ３）に高レベルのデータが蓄
えられているとするとワード線（Ｎ４）が高レベルにな
ると、トランスファゲート（６）におけるゲート（Ｎ４
）とソース（Ｎ２）間の寄生ショットキダイオードが導
通状態となり、またドライバＦ Ｅ Ｔ （４１も導通
状態となっているため、ワード線ドライバ０３からのワ
ード線（Ｎ４）を通じ、トランスファゲート（６）のゲ
ート（Ｎ４）からソース（Ｎ２）へ、さらにドライバＦ
Ｅ Ｔ ｆ４１のドレイン（Ｎ２）からソース（接地
）へと電流が流れる。通常、−本のワード線には複数個
のメモリセルが接続され、さらに集積度が高まるとこの
個数はさらに大きくなる。
従って集積度が高まるにつれて選択時にワード線を流れ
る電流が増大する。これに対し、ワード線そのものは、
メモリセルサイズが縮小されるため、線幅を太くするこ
とができず、かえって細くなる傾向がある。このためワ
ード線の抵抗値を低下させることができず、ワード線電
流による電圧降下が無視できなくなる。ワード線におけ
る電圧降下のために、メモリセル毎にワード線しヘルが
異なると、ロウの選択に要する時間やビット線の読出し
レベルにメモリセル毎のばらつきが生じるようになる。
る電流が増大する。これに対し、ワード線そのものは、
メモリセルサイズが縮小されるため、線幅を太くするこ
とができず、かえって細くなる傾向がある。このためワ
ード線の抵抗値を低下させることができず、ワード線電
流による電圧降下が無視できなくなる。ワード線におけ
る電圧降下のために、メモリセル毎にワード線しヘルが
異なると、ロウの選択に要する時間やビット線の読出し
レベルにメモリセル毎のばらつきが生じるようになる。
これらのばらつきは、動作マージンを低下させ、アクセ
スタイムのバラツキの原因となる。
スタイムのバラツキの原因となる。
以上のように、従来のガリウム砒素半導体メモリ装置で
はワード線を流れる電流による電圧降下のためにワード
線のレベルにメモリセル毎のばらつきが生じ、アクセル
タイムがばらつくという問題点があった。
はワード線を流れる電流による電圧降下のためにワード
線のレベルにメモリセル毎のばらつきが生じ、アクセル
タイムがばらつくという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ワード線レベルのばらつきを低減し、動作マ
ージンが広くアクセスタイムのばらつきの小さいガリウ
ム砒素半導体メモリ集積回路を得ることを目的とする。
たもので、ワード線レベルのばらつきを低減し、動作マ
ージンが広くアクセスタイムのばらつきの小さいガリウ
ム砒素半導体メモリ集積回路を得ることを目的とする。
この発明に係るガリウム砒素半４体メモリ集積回路は、
ワード線の駆動回路をメモリセルアレイの両側に配置し
、−本のワード線を２個のワード線駆動回路でメモリセ
ルアレイの両側から駆動する構成としたものである。
ワード線の駆動回路をメモリセルアレイの両側に配置し
、−本のワード線を２個のワード線駆動回路でメモリセ
ルアレイの両側から駆動する構成としたものである。
この発明におけるワード線駆動方式によって、ワード線
電流によるワード線の電圧降下を低減でき、ワード線レ
ベルのメモリセル毎のばらつきが低減されることにより
、動作マージンが拡大され、アクセスタイムのばらつき
が低減される。
電流によるワード線の電圧降下を低減でき、ワード線レ
ベルのメモリセル毎のばらつきが低減されることにより
、動作マージンが拡大され、アクセスタイムのばらつき
が低減される。
以下、この発明の一実施例を図について説明する。第１
図はこの発明によるメモリセル、ビット線、ワード線及
びワード線駆動回路の構成図であり、図において、１０
はメモリセル、（８）及び（９）は抵抗性の負荷素子、
α〔及びａυはカラム選択用のトランスファゲートであ
り、これらは従来例と同様である。
図はこの発明によるメモリセル、ビット線、ワード線及
びワード線駆動回路の構成図であり、図において、１０
はメモリセル、（８）及び（９）は抵抗性の負荷素子、
α〔及びａυはカラム選択用のトランスファゲートであ
り、これらは従来例と同様である。
０焉及び０４）はワード線駆動方式で、これらはワード
＆ＩＩ（Ｎ４）の両端にそれぞれ接続される。すなわら
、−本のワード線をメモリセルアレイの両側から駆動す
る構成になっている。
＆ＩＩ（Ｎ４）の両端にそれぞれ接続される。すなわら
、−本のワード線をメモリセルアレイの両側から駆動す
る構成になっている。
第２図はこの発明によるメモリセルアレイの構成図であ
り、メモ′リセル及びワード線、ビット線の構成は従来
と同様であるが、ワード線駆動回路０り及びαｅがメモ
リセルアレイの両側に配置され、ワード線はそれぞれ２
個のワード線駆動回路によって両側から駆動される構成
になっている。
り、メモ′リセル及びワード線、ビット線の構成は従来
と同様であるが、ワード線駆動回路０り及びαｅがメモ
リセルアレイの両側に配置され、ワード線はそれぞれ２
個のワード線駆動回路によって両側から駆動される構成
になっている。
次に第１図に従って動作を説明する。ここで、ワード線
駆動回路α［有］及びａのは共に従来例のワード線駆動
回路（２）の半分のサイズを持ち、従ってワード線の駆
動能力も半分であるとする。
駆動回路α［有］及びａのは共に従来例のワード線駆動
回路（２）の半分のサイズを持ち、従ってワード線の駆
動能力も半分であるとする。
メモリセル（１）へのデータの書込み及び読出し動作に
ついては、従来例と同様であるが、ワード線（Ｎ４）の
駆動はワード線駆動回路０１及びＯａによって同時に行
われる。すなわち、メモリセルｉｌｌが非選択状態の時
は、ワード線駆動回路α口及び００の出力は共に低レベ
ルであり、メモリセル（１）が選択状態になるとワード
線駆動回路ａ違及び０４１は共に高しヘルとなる。
ついては、従来例と同様であるが、ワード線（Ｎ４）の
駆動はワード線駆動回路０１及びＯａによって同時に行
われる。すなわち、メモリセルｉｌｌが非選択状態の時
は、ワード線駆動回路α口及び００の出力は共に低レベ
ルであり、メモリセル（１）が選択状態になるとワード
線駆動回路ａ違及び０４１は共に高しヘルとなる。
ワード線（Ｎ４）が高レベルのとき、従来例の場合と同
様にワード線駆動回路＋１３１及びＯａからワード線（
Ｎ４）を通じ、トランスファゲート（６）あるいは（７
）、及びドライバＦ Ｅ Ｔ （４１あるいは（５）を
経て接地へ流れる貫通電流が存在するが、ワード線駆動
回路ａ３及び０４＋の駆動能力が従来例の半分であるこ
とから、ワード線駆動回路α１及びＯａから流れる貫通
電流はそれぞれ従来例の半分となる。さらに、ワード線
駆動回路０違及びα０は、メモリセルアレイの両側から
ワード線（Ｎ４）を駆動することから、それぞれの実際
に駆動するべきワード線の長さは出力際からメモリセル
アレイの中央までの半分ずつとなる。
様にワード線駆動回路＋１３１及びＯａからワード線（
Ｎ４）を通じ、トランスファゲート（６）あるいは（７
）、及びドライバＦ Ｅ Ｔ （４１あるいは（５）を
経て接地へ流れる貫通電流が存在するが、ワード線駆動
回路ａ３及び０４＋の駆動能力が従来例の半分であるこ
とから、ワード線駆動回路α１及びＯａから流れる貫通
電流はそれぞれ従来例の半分となる。さらに、ワード線
駆動回路０違及びα０は、メモリセルアレイの両側から
ワード線（Ｎ４）を駆動することから、それぞれの実際
に駆動するべきワード線の長さは出力際からメモリセル
アレイの中央までの半分ずつとなる。
従ってそれぞれが駆動するワード線の抵抗値も半分とな
る。以上のことから、ワード線における電圧降下は、電
流が半分となりかつ抵抗も半分となる′ことによって、
従来例の４分の１となる。すなわち、ワード線レベルの
ばらつきが４分の１に低減され、従ってビット線レベル
のばらつきが低減される。
る。以上のことから、ワード線における電圧降下は、電
流が半分となりかつ抵抗も半分となる′ことによって、
従来例の４分の１となる。すなわち、ワード線レベルの
ばらつきが４分の１に低減され、従ってビット線レベル
のばらつきが低減される。
なお、ワード線駆動回路０３及びａ船は共に従来例の半
分のサイズであることから、消費電力の増加はなく、ま
た、駆動すべきワード線の長さも従来例の半分となるこ
とから、ワード線における遅延時間も従来例より長くは
ならない。
分のサイズであることから、消費電力の増加はなく、ま
た、駆動すべきワード線の長さも従来例の半分となるこ
とから、ワード線における遅延時間も従来例より長くは
ならない。
なお、上記実施例では、ワード線がメモリセルのトラン
スファゲートに入力する構成を有する場合について述べ
たが、ワード線がロウを選択する方法が他の手段であっ
ても良く上記実施例と同様の効果を奏する。
スファゲートに入力する構成を有する場合について述べ
たが、ワード線がロウを選択する方法が他の手段であっ
ても良く上記実施例と同様の効果を奏する。
以上のように、この発明によれば、−本のワード線を２
個のワード線駆動回路によってメモリセルアレイの両側
から駆動するように構成したので、消費電力やワード線
選択時間を増大させることな（、ワード線レベルのばら
つきを低減することができ、動作マージンの拡大とアク
セスタイムのばらつきの低減を図れる効果がある。
個のワード線駆動回路によってメモリセルアレイの両側
から駆動するように構成したので、消費電力やワード線
選択時間を増大させることな（、ワード線レベルのばら
つきを低減することができ、動作マージンの拡大とアク
セスタイムのばらつきの低減を図れる効果がある。
第１図はこの発明によるメモリセル、ビット線。
ワード線及びワード線駆動回路の構成図、第２図はこの
発明によるメモリセルアレイの構成図、第３図は従来の
メモリセル、ビット線、ワード線及びワード線駆動回路
の構成図、第４図は従来のメモリセルアレイの構成図で
ある。 図において、ｆｌ）はメモリセル、＋２１． ＋３１は
ノーマリオン型ＭＥＳ−ＦＥＴ 、＋４１〜＋７１．Ｑ
ｌ、θＤはノーマリオＭＩｉＳＦＥＴ、 ＋８３．１９
）は抵抗性の負荷素子、ｕ 〜ａａ ハ’７−ド線駆動
回路、（Ｎ１）〜（ＮＩＯ）は各ノードである。 なお、図中、同一符号は同一、又は相当部分を示す。
発明によるメモリセルアレイの構成図、第３図は従来の
メモリセル、ビット線、ワード線及びワード線駆動回路
の構成図、第４図は従来のメモリセルアレイの構成図で
ある。 図において、ｆｌ）はメモリセル、＋２１． ＋３１は
ノーマリオン型ＭＥＳ−ＦＥＴ 、＋４１〜＋７１．Ｑ
ｌ、θＤはノーマリオＭＩｉＳＦＥＴ、 ＋８３．１９
）は抵抗性の負荷素子、ｕ 〜ａａ ハ’７−ド線駆動
回路、（Ｎ１）〜（ＮＩＯ）は各ノードである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）ガリウム砒素半導体基板上に形成され、アレイ状
に配置されたメモリセルと、ロウの選択を行う複数のワ
ード線と、それぞれのワード線を駆動する複数のワード
線駆動回路を有するメモリ回路において、上記ワード線
駆動回路がメモリセルアレイの両側に配置され、１本の
ワード線を２個のワード線駆動回路がメモリセルアレイ
の両側から駆動する構成を有することを特徴とするガリ
ウム砒素半導体メモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298127A JPH01138748A (ja) | 1987-11-25 | 1987-11-25 | ガリウム砒素半導体メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298127A JPH01138748A (ja) | 1987-11-25 | 1987-11-25 | ガリウム砒素半導体メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01138748A true JPH01138748A (ja) | 1989-05-31 |
Family
ID=17855528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62298127A Pending JPH01138748A (ja) | 1987-11-25 | 1987-11-25 | ガリウム砒素半導体メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01138748A (ja) |
-
1987
- 1987-11-25 JP JP62298127A patent/JPH01138748A/ja active Pending
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