JPH01140367A - メモリ結合型マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリを介して排他制御によりプロセッサ間通
信が行われるメモリ結合型マルチプロセッサシステムに
関する。

〔従来の技術〕

計粁槻の高速化の一手段として、情報処理装置のマルチ
プロセッサ化がなされている。従来、この秤のマルチプ
ロセラサシステムで、ブロセッナ間通信が実行される場
合、通信に用いられる通信エリア対応に、ロックエリア
を設け、そのロックバイトを調べて、ロックバイトがア
ンロック状態の場合は、ロックバイトをロック状態とす
るとともに、その結果を報告するテストアンドセット命
令を実行する排他制御により送信側がロックを取り、通
信エリアを用いて受信側に対して必要な情報を送り、通
信が終了した時点でロックを解除するアン［１ツク命令
を実行していた。

〔発明が解決しようとする問題点〕

上述した従来のマルチプロセッサシステムでは、プロセ
ッサが４個以上の場合、特定のプロセッサがプ【】セッ
サ間通信のためにロックバイトをロックした場合、その
通信とは関係のないプロセッサ同士が通信しようとする
場合も実行されずに持ち状態となるという欠点がある。

この問題を解決するために、複数の通信エリアをもうけ
ることにより、同時に複数の組のプロセッサ間通信がで
きるようにすることが考えられているが、この場合、従
来の通信エリア対応のロックでは、システムがデッドロ
ックを起づ危険があるので、実現されていなかった。

〔問題点を解決するための手段〕

本発明のメモリ結合型マルチプロセッサシステムは、 メモリは、プロセッサ間通信のための複数の通信エリア
と、複数のプロセッサと前記複数の通信エリアの各々に
対応するビットを有し、各プロセッサが通信状態にある
かどうかと、各通信エリアが使用状態にあるかどうかを
表示するロックエリアとを有し、 各プロセッサは、通信を行おうとするときは、前記ロッ
クエリアを調べ、自己および相手プロセッサが非通信状
態であり、前記通信エリアのいずれかが実使用状態であ
るとき、非使用状態であるいずれかの通信エリアを介し
て通信を行うように、該通信状態を前記ロックエリアに
排他的登録した後通信を行ない、該通信が終了次第前記
排他的登録を取消す手段を有している。

〔作用〕

複数の通信エリアと、複数のプロセッサの通信状態と複
数の通信エリアの使用状態を表示するロックエリアをメ
モリ内に設定し、ロックエリアの状態を調べて、通信が
可能なとき、ロックバイト通信状態を登録して通信する
ので、デッドロックを起さずに並列にプロセッサ間通信
ができる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明メモリ結合型マルチプロセッサシステム
の一実施例を示す構成図、第２図は第１図のプロセッサ
１内のマスクレジスタ１１の周辺の肩線とメモリ５の関
係を示ず構成図である。

このメモリ結合型マルチプロセッサシステムは、４台の
プロセッサ１．２．３．４がメモリ２を介して結合され
た構成となっており、メモリ２には、通信エリア５１．
５２およびロックエリア５３が割付けられ、プロセッサ
１〜４にはマスクレジスタ１１，２１．３１．４１がそ
れぞれ設けられている。ロックエリア５３およびマスク
レジスタ１１．２１．３１．４１はいずれも同じ構成で
、第１ビツトがプロセッサ１、第２ビツトがプロセッサ
２、第３ビツト・がプロセッサ３、第４ビツトがプロセ
ッサ４、第５ビツトが通信エリア５１゜第６ビツトが通
信エリア５２とそれぞれ対応し、“１”のときロック状
態、Ｍ　ＯＨのときアンロック状態をそれぞれ表示する
。ここで、ロック状態とは、プロセッサについては通信
状態、通信エリアについては使用状態にあることを意味
する。

第２図を参照すると、マスクレジスタ１１の周囲には、
ノット回路１２と、アンド回路１３゜１４と、オア回路
１５．１６と、セレクタ１７゜１８とが、信号線１０１
，１０２，１０３，１０４．１０５およびその他の信号
線を介して接続された構成となっており、メモリ５と信
号線１０２の間には第１図では不図示のメモリライトレ
ジスタ５４が設けられている。なお、第２図では、繁雑
さを避けるため、マスクレジスタ１１およびメモリ５に
より扱われる６ビツトの信号のうち、１ビツトを扱う構
成部分のみを示している。

セレクタ１７は、ロックエリア５３のマスクレジスタ１
１により指定されたビットのうち、少なくとｂｌつがロ
ック状態であるときはメモリ５を選択し、すべてがアン
０ツク状態であるときはアンド回路１５を選択してセレ
クタ１８へ出力する。

セレクタ１８は、命令がテストアンドレット命令のとき
はセレクタ１７を選択して、メモリ５に対する同−読出
書込サイクル内にロックエリア５３にデータを害込むメ
モリライトレジスタ５４をセツトし、命令がアンロック
命令のときは、アンド回路１３を選択し、ロックエリア
５３内のマスクレジスタ１１により指定されたビットを
リセットする。信号線１０１，１０３，１０４，１０５
は、いずれもプロセッサ１内の不図示の制御部と接続さ
れている。信号線１０１は、メ七り５へ通信エリア５１
．５２、ロックエリア５３、およびその他のエリアのり
一ド／ライトアドレスを入力し、信号線１０３はマスク
レジスタ１１ヘマスクビツトを入力し、信号線１０４は
セレクタ１８へ命令の種類を示す信号を入力し、信号線
１０５はオア回路１６よりテスｌ〜アンドセット・命令
のテスト結果を出力するための信号線である。

次に、本実施例の動作を説明する。

プロセッサ１がプロセッサ２と通信しようとするとき、
プロセッサ１はマスクレジスタ１１のプロセッサ１、プ
ロセッサ２、および通信エリア５１に対応した第１ビツ
ト、第２ビツト、および第５ビツトを“１″にセットし
、他のビットをＩＩ　ＯＩＩにする。続いて、プロセッ
サ１はテストアンドセット命令を実行する。［コックエ
リア５３のすべてのビットが“０″の場合、デス１−ア
ンドセット命令は成ｒ）Ｊシて、ロックエリア５３の第
１ビツト、第２ビツト、第５ビツトは“１″にセットさ
れ、他のビットは前の値“０″が保持される。

この状態で、プロセッサ３、ブ［１セツサ４がプロセッ
サ通信をしようとすると、プロセッサ３は、マスクレジ
スタ３１の第３ビツト、第４ビツト、および第５ビツト
をｌｌ　１　ＩＩにセットし、他のビットはＯ゛′とす
る。続いてテス（〜アンドヒツト命令を実行すると、ロ
ックエリア５３の第５ビツトがすてに１″となっている
ため、テストアンドヒツト命令は失敗となる。次に、プ
ロセッサ３はマスクレジスタ３１の第３ビツト、第４ピ
ツｈ、第６ビツトを“１パにセットし、他のビットは“
ＯＩＩとし、再度テストアンドセット命令を実行すると
、テストアンドセット命令は成功し、ロックコ辺ノア５
３の第３ビツト、第４ビツト、第６ビツトがセットされ
る。この結果、プロセッサ−１とプロセッサ２は通信エ
リア５１を使い、ブ［１ｔ？ツ１）３どプロセッサ４は
通信エリア５２を使・）で同時にブロセッυ゛間通信を
実行できる。このように、テストアンドセット命令失敗
時は、通信エリア５１．５２に対するマスクビットのバ
タンを変えて再度テストアンドセット命令を実行し、こ
れを繰返すことにより、通信がビジーの時、例えばプロ
セッサ１とプロセッサ２の通信中に、ブロセツ１ノ３が
ブ［１Ｌ！ツリ２に対して通信訝求があった場合など、
プロセッサ３はテストアンドセット命令を繰返しながら
侍らの状態となり、０１他制御が実現される。

次に、第２図を参１１７ｉ　（、てプロセッサ゛１の細
部の動作を説明する。

テストアンドセット命令が実行されると、メモリ５より
ロックエリア５３のｆ−タが出力される。

このデータは、アンド回路１４によりマスクレジスタ１
１の値と対応するビットごとに論理積がとられ、その出
力はオア回路１６により全ビットが論即和をとられる。

オア回路１６の出力が１″の場合、ロックエリア５３の
ビットでマスクレジスタ１１で指定されたビットのうち
少なくとし１つが［１ツク状態であるので、この場合は
セレクタ１７によりロックエリア５３のデータがそのま
まセレクタ１８へ出力され、再び［１ツクエリア５３へ
書込まれるので、ロックエリア５３の各ビットは変化し
ない。これに対し、オア回路１６の出力が″０′′の場
合、ロックエリア５３のピッ１〜でマスクレジスタ１１
で指定されたビットがすべてアンロック状［艮であるの
で、Δア回路１５により、これら指定されたビットは“
１′′どされ、指定されていないビットは変化せずその
ままセレクタ１７へ入力され、セレクタ１８を介してロ
ックエリア５３へ新たなデータが出込まれる。

通信が終了してロックエリア５３をアン［コックする場
合、プロセッサ１は、同一書込読出サイクル内でマスク
レジスタ１１で指定されたロックエリア５３のビットを
リセットするアンロック命令を実行する。すなわ１５、
メモリ５より出力されたロックエリア５３の値と、ノッ
ト回路１２にＪ、り反転されたマスクレジスタ１１の値
とを、アンド回路１３により対応するビットごとに論理
積をとられ、その出力はセレクタ１８、メモリライトレ
ジスタ５４を介して再びロックエリア５３へ書込まれる
。この場合、マスクレジスタ１１により指定されている
ビットは反転されて“０”となるので、対応するロック
エリア５３のビットをリセットし、指定されていないビ
ットは反転されて“１°゛となって論Ｉ！！積がとられ
るので、変化せず再びロックエリア５３へ同じ値が書込
まれる。

〔発明の効果〕

以上説明したように本発明は、メモリ内に複数の通信エ
リアと、複数のプロセッサの通信状態と複数の通信エリ
アの使用状態を表示するロックエリアを設定し、ロック
エリアの状態を調べて、通信が可能なときロックバイト
に通信状態をσ録して通信することにより、デッドロッ
クを起さずに並列にプロセッサ間通信ができる効果があ
る。

【図面の簡単な説明】

第１図は本発明のメモリ結合型マルチプロセッサシステ
ムの一実施例を示す構成図、第２図は第１図のプロセッ
サ１内のマスクレジスタ１１の周辺の詳細とメモリ５の
関係を丞す構成図である。 １．２．３．４・・・プロセッサ、 １１．２１，３１．４１・・・マスクレジスタ、５・・
・メモリ、 ５１．５２・・・通信エリア、 ５３・・・ロックエリア。

Claims (1)

1. 【特許請求の範囲】 ４台以上のプロセッサを含み、メモリを介して排他制御
   によりプロセッサ間通信が行なわれるメモリ結合型マル
   チプロセッサシステムにおいて、前記メモリは、プロセ
   ッサ間通信のための複数の通信エリアと、前記複数のプ
   ロセッサと前記複数の通信エリアの各々に対応するビッ
   トを有し、各プロセッサが通信状態にあるかどうかと、
   各通信エリアが使用状態にあるかどうかを表示するロッ
   クエリアとを有し、 前記各プロセッサは、通信を行おうとするときは、前記
   ロックエリアを調べ、自己および相手プロセッサが非通
   信状態であり、前記通信エリアのいずれかが非使用状態
   であるとき、非使用状態であるいずれかの通信エリアを
   介して通信を行うように、該通信状態を前記ロックエリ
   アに排他的登録した後通信を行ない、該通信が終了次第
   前記排他的登録を取消す手段を有することを特徴とする
   メモリ結合型マルチプロセッサシステム。