JPH01140497A - センスアンプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はダイナミック・ランダムアクセスメモリに係り
、特に２対のビット線間の信号増幅とリフレッシュ機能
とを有するＭＯＳ）ランジスタ構成のセンスアンプ回路
に関する。

［従来の技術］ 第２図に、近年の半導体記憶装置における高集積化・大
容量化により、制限を受けたメモリセルの少ない情報（
電荷ｉｌ）をより高感度に読み出すことを目的としたシ
エアードセンスアンプの代表例を示す。このセンスアン
プ回路および入出力線は、トランジスタＴＩ、Ｔ２．Ｔ
ＡＩ〜ＴＡ４゜ＴＢＩ〜ＴＢ４．Ｔｌｌ〜Ｔ１４および
コンデンサＣ１１，ＣＩ２よりなり、リフレッシュ機能
を有するものである。

第３図は第２図の回路の回路動作を説明するためのタイ
ミングチャートである。

次にこの従来例の回路の動作の説明をする。プリチャー
ジ時に、トランジスタのスレッショルド電圧（以下ＶＴ
と称す）を十分越える高い電圧を加えることにより、２
対のビット線ＢＬＩ／ＢＬ１（オーバーパー）、ＢＬ２
／ＢＬ２　（オーバーパー）入出力線（Ｉｌｏ）／　（
Ｉｌｏ　（、オーバーパー））および接点Ｎ１〜Ｎ６は
高レベルになるものとする。そのプリチャージの終了（
プリチャージ信号が高レベルからＶＴ以下の低レベル電
圧となる）により、ビット線対と節点Ｎｌ／Ｎ２および
Ｎ３／Ｎ４を選択接続するための信号φＴｌ。

φＴ２のうちどちらか一方が低レベルになることにより
、増幅するべきビット線対と節点を接続する。第３図に
従い信号φＴ２が低レベルになると、高レベルである信
号φＴ１によりビット線対ＢＬ１／ＢＬＩ（オーバーパ
ー）と節点Ｎｌ／Ｎ２が接続すると、ビット線ＢＬＩ及
びＢＬＩ　（オーバーパー）に対応する節点Ｎ１及びＮ
２にメモリセルからの微少な情報が出力される。この時
の節点Ｎ１の電位は節点Ｎ２の電位より高いと仮定する
。

次に信号φＳＥ（オーバーパー）が低レベルから高レベ
ルとなりセンスアンプが活性化されトランジスタＴＡＩ
およびＴＡ２により節点Ｎ１およびＮ２の差電位を増幅
し、節点Ｎ２は低レベル節点、Ｎ１はわずかに低下した
高レベルとなる。節点Ｎ１および節点Ｎ２から節点Ｎ３
および節点Ｎ４への伝達は配線抵抗により、第３図に示
すようにわずかの遅延を持つ。

次に節点Ｎ６はトランジスタＴＩ２により高レベルから
低レベルとなり、節点Ｎ５は高レベルを保持する。信号
φＡＰが低レベルから高レベルになると、節点Ｎ５はコ
ンデンサＣ１ｌを介して電源電圧（以下ＶＣＣと称す）
よりＶＴ以上高いレベルになり、節点Ｎ５をゲート入力
とするトランジスタＴ１３は節点Ｎ３．Ｎｌおよびビッ
ト線ＢＬ１をｖＣＣレベルとし、コンデンサＣ１２を介
して電圧補給を受けた節点Ｎ６の電位は、トランジスタ
Ｔ１２およびＴＡＩを介して低レベルを保持する。゛ 各節点レベルが確定すると、φに１を低レベルから高レ
ベルとし、トランジスタＴ１及びＴ２を介し人出力線Ｉ
１０．ｌ１０（オーバーパー）にビット線の情報を伝達
する。

［発明が解決しようとする問題点１ 以上のような従来の回路では、第２図に示すようにトラ
ンジスタＴＡＩおよびＴＡ２からなるセンスアンプ回路
における主構成要素であるフリップフロップ回路（以下
Ｆ／Ｆ回路と称す）と、トランジスタＴｌｌ〜Ｔ１４お
よびコンデンサＣ１１、ＣＩ２よりなるリフレッシュの
ためのアクティブプルアップ回路（以下ＡＰＵ回路と称
す）との間にレイアウト上大きな配線抵抗が存在する。

このため２つのビットｉ対ＢＬＩ／ＢＬＩ　（、オーバ
ーパー）と、ＢＬ２／ＢＬ２　（、オーバーパー）との
それぞれの増幅感度に差が生じるという欠点がある。

換言すると上述した従来のシエアードセンスアンプ回路
では、Ｆ／Ｆ回路とＡＰＵ回路間の配線抵抗により、メ
モリ回路において重要な構成要素であるセンスアンプ回
路に於けるアンバランスが存在する。そのためメモリ回
路動作において不可欠な条件である安定増幅を、満足で
きないだけでなく、センスアンプ感度の問題から高速度
化にも支障をきたすという欠点がある。

［発明の従来技術に対する相違点］ 上述した従来のセンスアンプ回路に対し、本発明は２つ
のビット線のそれぞれに対し増幅機能を有し、さらにリ
フレッシュのためのＡＰＵ回路を従来の１７２サイズの
ものを人出力線の両側に配！することによって、バラン
スを保った安定増幅をするという相異点を有する。

［問題点を解決するための手段］ 本発明のセンスアンプ回路は、２対のピッ）４対それぞ
れが増幅機能を有するＦ／Ｆ回路をもち、また従来のＡ
ＰＵ回路のサイズを半分にしたものを人出力線Ｉ１０．
ｌ１０（オーバーパー）の両側に配置することにより、
レイアウト上の対称性を有し、バランスのとれた増幅が
可能であることを特徴とする。

［実施例コ 本発明の実施例について図面を用いて説明する。

第１図は本発明の一実施例であるＮチャンネルＭＯ５）
ランジスタ構成のセンスアンプ回路および人出力線回路
であり、トランジスタＴＩ、Ｔ２゜ＴＡＩ〜ＴＡ４．Ｔ
Ａ３’、ＴＡ４’、−ＴＢＩ〜ＴＢ４．ＴＢ３’、ＴＢ
４’、Ｔｌｌ〜Ｔ１４゜Ｔ１１′〜Ｔ１４′およびコン
デンサーＣ１ｌ。

ＣＩ２．Ｃ２１，Ｃ２３よりなる。第２図の従来例回路
の素子と同一機能素子は同じ番号（ダッシュ″″”の有
無に関係なく）を用いている。

本実施例と従来例の回路動作のシーケンスは同一である
ので省略する。第１図に示すように、人出力線Ｉ１０．
ｌ１０（オーバーパー）を中心に、従来のＡＰＵ回路の
１／２サイズのＡＰＵ回路とＦ／Ｆ回路をレイアウト上
の対称性をもつように配置することによって、ビット線
対ＢＬＩ／ＢＬ１（オーバーパー）およびＢＬ２／ＢＬ
２　（オーバーパー）のどちらのビット線対が選択され
た場合でもビット線の情報をバランスよく安定に増幅し
ようというものである。またビット線の情報をＦ／Ｆ回
路およびＡＰＵ回路に接続するためのトランジスタを第
２図の従来例に示すような１つのトランジスタを介する
構成から第１図に示す２つのトランジスタを介する構成
へとその数を増やす。

すなわちＦ／Ｆ回路とＡＰＵ回路との間にトランジスタ
を介することにより、２つのＦ／Ｆ回路が同時に動作す
ることがなく、一方の選択されたビット線側のＦ／Ｆ回
路のみを動作させることが可能である。

以上の場合、トランジスタＴＡ３およびＴＡ４とＴＡ３
’およびＴＡ４’　　（またはトランジスタＴＢ３およ
びＴＢ４とＴＢ３’およびＴＢ４”）は同時に動作しビ
ット線の情報を接続し、またトランジスタＴｌｌ〜ＴＩ
４とトランジスタＴｌｌ′〜Ｔ１４′およびコンデンサ
ーＣ１ｌ、ＣＩ２とコンデンサーＣ１ｌ’、Ｃ１２’は
それぞれ対応する素子が同時に動作するものである。

［発明の効果コ 以上説明したように本発明は、シェアートセンスアンプ
回路においてＦ／Ｆ回路とＡＰＵ回路（従来のＡＰＵ回
路の１／２の大きさをもつＡＰＵ回路）のそれぞれ２つ
ずつを使って構成することにより、レイアウト上、２つ
のビット線対に対し、対象性を持たせることにより、セ
ンスアンプ回路の動作上のバランスを持った安定増幅が
できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるセンスアンプ回路およ
び人出力線回路を示す回路図、第２図は従来例によるセ
ンスアンプ回路および入出力線回路を示す回路図、第３
図は回路の動作を説明するためのタイミングチャートで
ある。 ＴＩ、Ｔ２．ＴＡＩ〜ＴＡ４．ＴＢ、１〜Ｔ　Ｂ　４゜
ＴＡ３’、ＴＡ４’、ＴＢ３’、ＴＢ４’、Ｔ１１〜Ｔ
１４．Ｔ１１〜Ｔ１４′　・・・・・・・・・・・・・
ＮチャンネルエンハンスメントＭＯＳトランジスタ、 Ｃ１ｌ、ＣＩ２．Ｃ１ｌ’、ＣＩ２’　　φ・・・・・
・・・・・・コンデンサー、 Ｉｌｏ、Ｉ１０’　　・・・・・入出力線、ＢＬＩ／Ｂ
ＬＩ　（オーバーパー）、ＢＬ２／ＢＬ２（オーバーパ
ー）・・・・・ビット線対、φＴ！、　　φＴ２・・・
・・ビット線対選択信号、φＳＥ（オーバーパー）・・
・・センスアンプ活性化信号、 φＡＰ・・・・・・・リフレッシュ信号、φＫ・・・・
・・・ビット線・入出力線接続信号、ｖＣＣ・・・・・
・電源電圧、 Ｎ１〜Ｎ６．Ｎｌ’、Ｎ２’、Ｎ５’、Ｎ６’　　・・
・・・・・・・・節点。 特許出願人　　日本電気株式会社 代理人　弁理士　　桑　井　清　− −川　１糸　；　宸　ツ　品　胃　貢

Claims (1)

【特許請求の範囲】
1. ２つのビット線対のうち選択された１対のビット線間の
   信号増幅とリフレッシュ機能とを有するシェアード型の
   センスアンプ回路において、センスアンプ回路をレイア
   ウト上、対称性をもたせるよう配置することを特徴とす
   るセンスアンプ回路。