JPH01141407A - 演算増幅器 - Google Patents
演算増幅器Info
- Publication number
- JPH01141407A JPH01141407A JP30098087A JP30098087A JPH01141407A JP H01141407 A JPH01141407 A JP H01141407A JP 30098087 A JP30098087 A JP 30098087A JP 30098087 A JP30098087 A JP 30098087A JP H01141407 A JPH01141407 A JP H01141407A
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- JP
- Japan
- Prior art keywords
- transistors
- output
- transistor
- operational amplifier
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、プッシュプル回路が出力段に設けられた演
算増幅器に関し、特にその出力電圧振幅を拡大させるた
めの改良に関する。
算増幅器に関し、特にその出力電圧振幅を拡大させるた
めの改良に関する。
プッシュプル回路が出力段に設けられた演算増幅器オペ
アンプ（以下オペアンプと称す）としては、第３図に示
すオペアンプが従来から最も多く利用されている。この
第３図に示すオペアンプは出力段にＮＰＮ形トランジス
タ５と、ＰＮＰ形トランジスタ６とを設けており、これ
らはエミッタフォロア増幅器としてプッシュプルで動作
するようエミッタ同士が結合されている。
アンプ（以下オペアンプと称す）としては、第３図に示
すオペアンプが従来から最も多く利用されている。この
第３図に示すオペアンプは出力段にＮＰＮ形トランジス
タ５と、ＰＮＰ形トランジスタ６とを設けており、これ
らはエミッタフォロア増幅器としてプッシュプルで動作
するようエミッタ同士が結合されている。
ここで３．４はトランジスタ５．６をＡＢ級にバイアス
するダイオード、１は定電流負荷トランジスタ、２は信
号を増幅して出力トランジスタ５゜６をドライブするた
めのＮＰＮ形トランジスタである。
するダイオード、１は定電流負荷トランジスタ、２は信
号を増幅して出力トランジスタ５゜６をドライブするた
めのＮＰＮ形トランジスタである。
ここで従来技術の回路動作について説明する。
出力段を構成するＮＰＮ形トランジスタ５とＰＮＰ形ト
ランジスタ６はその相補特性を利用したもので、お互い
のエミッタを結合して出力端子とし、出力の正の半サイ
クルをＮＰＮ形トランジスタ５が、負の半サイクルをＰ
ＮＰ形トランジスタ６が受は持って動作し、両方を合成
して正弦波を形成し出力するプッシュプル形式となって
いる。
ランジスタ６はその相補特性を利用したもので、お互い
のエミッタを結合して出力端子とし、出力の正の半サイ
クルをＮＰＮ形トランジスタ５が、負の半サイクルをＰ
ＮＰ形トランジスタ６が受は持って動作し、両方を合成
して正弦波を形成し出力するプッシュプル形式となって
いる。
また、この場合、バイアスを与えないＢ級方式ではプッ
シュプル動作時の上下波形のつなぎの部分でトランジス
タ５．６各々のＩｃ−Ｖ、（特性の立ち上がり特性が約
０．６ｖ→ＩＶｙ分あるためうまくつながらず、クロス
オーバー歪が発生する。
シュプル動作時の上下波形のつなぎの部分でトランジス
タ５．６各々のＩｃ−Ｖ、（特性の立ち上がり特性が約
０．６ｖ→ＩＶｙ分あるためうまくつながらず、クロス
オーバー歪が発生する。
そのためダイオード３，４に定電流回路１より電流を流
してｖ、！２個分に相当する２Ｖｒを発生し、トランジ
スタ５，６のベースエミッタ間にＡＢ級バイアスとして
与えている。一般にオペアンプでは、この出力段のＡＢ
級バイアス電流は数百μＡ程度であり、負荷Ｒｃが重く
、振幅が大きくなった時のみ大電流が流れるが、通常無
信号時はこの電流のみとなる。
してｖ、！２個分に相当する２Ｖｒを発生し、トランジ
スタ５，６のベースエミッタ間にＡＢ級バイアスとして
与えている。一般にオペアンプでは、この出力段のＡＢ
級バイアス電流は数百μＡ程度であり、負荷Ｒｃが重く
、振幅が大きくなった時のみ大電流が流れるが、通常無
信号時はこの電流のみとなる。
ところで、第３図のオペアンプの出力段の電圧振幅はト
ランジスタ５のベース・エミッタ電圧■、Ｉ５と、トラ
ンジスタ１の飽和コレクタ・エミッタ電圧Ｖｃ＊ （−
ｔ ） １の合計をＶＷとした正弦波波形の正のサイク
ルでの振幅制限と、トランジスタ６のＶｍｉ６と、トラ
ンジスタ２のＶｅ！（−□）２を合計しｖｙとした負の
半サイクルの振幅制限とがあり、第４図にこの状態を示
す。ここで一般ニＶｍｔハ０． ６ Ｖ、 Ｖｃｉ （
＊−ｔ ）は０．４Ｖ程度のため、Ｖｘ、Ｖｙともに１
Ｖ程度ロスが発生する。このため±１０〜±１５Ｖ程度
の電源電圧で用いる時は良いが、±３〜±５ｖの電源の
時は、電圧振幅が大きくとれないという問題点があった
。
ランジスタ５のベース・エミッタ電圧■、Ｉ５と、トラ
ンジスタ１の飽和コレクタ・エミッタ電圧Ｖｃ＊ （−
ｔ ） １の合計をＶＷとした正弦波波形の正のサイク
ルでの振幅制限と、トランジスタ６のＶｍｉ６と、トラ
ンジスタ２のＶｅ！（−□）２を合計しｖｙとした負の
半サイクルの振幅制限とがあり、第４図にこの状態を示
す。ここで一般ニＶｍｔハ０． ６ Ｖ、 Ｖｃｉ （
＊−ｔ ）は０．４Ｖ程度のため、Ｖｘ、Ｖｙともに１
Ｖ程度ロスが発生する。このため±１０〜±１５Ｖ程度
の電源電圧で用いる時は良いが、±３〜±５ｖの電源の
時は、電圧振幅が大きくとれないという問題点があった
。
この発明は上記のような問題点を解消する。ためになさ
れたもので、従来ｖｌ！と、Ｖｃｇ （−ｔ ）の電圧
で制限されていた電圧を増幅器の出力段の構成を変える
ことで小さくし、出力電圧振幅を大きくする方向に改善
することのできる演算増幅器を提供することを目的とす
る。
れたもので、従来ｖｌ！と、Ｖｃｇ （−ｔ ）の電圧
で制限されていた電圧を増幅器の出力段の構成を変える
ことで小さくし、出力電圧振幅を大きくする方向に改善
することのできる演算増幅器を提供することを目的とす
る。
この発明に係るオペアンプは、その出力段回路を、従来
のエミッタ結合形のエミッタフォロアに代えて第１のＮ
ＰＮ形トランジスタと第２のＰＮＰ形トランジスタとか
らなるコレクタ結合のエミッタ接地形の出力回路とし、
その前段のドライブ回路にＣ−Ｂシッートされエミッタ
抵抗を有する第３．第４のトランジスタからなる電流伝
達回路を用いて効率良く信号を伝達するようにしたもの
である。
のエミッタ結合形のエミッタフォロアに代えて第１のＮ
ＰＮ形トランジスタと第２のＰＮＰ形トランジスタとか
らなるコレクタ結合のエミッタ接地形の出力回路とし、
その前段のドライブ回路にＣ−Ｂシッートされエミッタ
抵抗を有する第３．第４のトランジスタからなる電流伝
達回路を用いて効率良く信号を伝達するようにしたもの
である。
この発明においては、出力段トランジスタをエミッタ接
地形にし、その前段のドライブ回路に電流伝達回路を用
いて効率よく信号を伝達するようにしたので、コレクタ
端子が出力となり、出力トランジスタの飽和電圧ＶＣ！
（−ａｔ ）まで出力がＯＮするため、出力振幅を太
き（得ることができる。
地形にし、その前段のドライブ回路に電流伝達回路を用
いて効率よく信号を伝達するようにしたので、コレクタ
端子が出力となり、出力トランジスタの飽和電圧ＶＣ！
（−ａｔ ）まで出力がＯＮするため、出力振幅を太
き（得ることができる。
以下この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による演算増幅器を示す。
この第１図に示した回路は、第３図に示した従来の回路
に、ドライブ用トランジスタ７゜８と出力トランジスタ
９，１０．さらに抵抗１）゜１２．１３．１４と電流源
１５．１６を加えたものである。ここで抵抗１）．１２
はトランジスタ５．６がエミッタ結合されている点を電
源電圧の〃・Ｖｃｃに固定するための抵抗で、ここでは
士ｖｃｃ方式で説明しているためこの点ＱはＧＮＤ （
ＯＶ）電位になるように抵抗分割比が設定されている。
に、ドライブ用トランジスタ７゜８と出力トランジスタ
９，１０．さらに抵抗１）゜１２．１３．１４と電流源
１５．１６を加えたものである。ここで抵抗１）．１２
はトランジスタ５．６がエミッタ結合されている点を電
源電圧の〃・Ｖｃｃに固定するための抵抗で、ここでは
士ｖｃｃ方式で説明しているためこの点ＱはＧＮＤ （
ＯＶ）電位になるように抵抗分割比が設定されている。
また抵抗１３．１４は出力トランジスタ９゜１０をドラ
イブする、Ｃ−Ｂ （コレクターベース間）ショートに
よりダイオード接続とされたトランジスタ７．８のエミ
ッタ抵抗で、この抵抗によりトランジスタ９．１０を８
級ドライブできるようにするものである。
イブする、Ｃ−Ｂ （コレクターベース間）ショートに
よりダイオード接続とされたトランジスタ７．８のエミ
ッタ抵抗で、この抵抗によりトランジスタ９．１０を８
級ドライブできるようにするものである。
本実施例のオペアンプでは、従来方式で出力ＮＰＮトラ
ンジスタとしてエミッタフォロア形で差動していたトラ
ンジスタ５のコレクタから出力を取り出すようにし、こ
のコレクタ電流出力をＣ−Ｂ−／ｗＩ−トランジスタ７
．８に伝え、次にトランジスタ７．８に伝えられた電流
出力は、Ｃ−Ｂショートされたトランジスタ７．８がダ
イオードとして働き、その順方向電圧ＶＩＥ７とＶｍｔ
８にそれぞれのエミッタ抵抗Ｒ＋３＋ Ｒｒａの電圧
降下が加えられて、出力ＰＮＰ ）ランジスタ９及び１
０を８級バイアスさせる。このとき出力ＰＮＰ ）ラン
ジスタ９及び１０はドライブ用トランジスタ７および８
に流れる電流が小さい場合はほとんどＯＦＦとなり、ド
ライブ電流が大きい場合はＶ＋ｔ７およびＶｉｔ８の順
方向電圧に加え、エミッタ抵抗Ｒ１），Ｒ１４の電圧降
下が大きくなるため大きくドライブされる。つまり、こ
のトランジスタ７．８と抵抗Ｒ１３，Ｒ１４により８級
ドライブされるわけである。ここで定電流回路１５．１
６は、トランジスタ５．６より出力される信号が全くゼ
ロの場合は、出力トランジスタ９と１０のプッシュプル
動作の上下の波形のつなぎが悪くなるため、バイアス電
流をあらかじめ少し流しておくためのものであり、これ
により、実質的には本回路はＡＢ級として動作する。
ンジスタとしてエミッタフォロア形で差動していたトラ
ンジスタ５のコレクタから出力を取り出すようにし、こ
のコレクタ電流出力をＣ−Ｂ−／ｗＩ−トランジスタ７
．８に伝え、次にトランジスタ７．８に伝えられた電流
出力は、Ｃ−Ｂショートされたトランジスタ７．８がダ
イオードとして働き、その順方向電圧ＶＩＥ７とＶｍｔ
８にそれぞれのエミッタ抵抗Ｒ＋３＋ Ｒｒａの電圧
降下が加えられて、出力ＰＮＰ ）ランジスタ９及び１
０を８級バイアスさせる。このとき出力ＰＮＰ ）ラン
ジスタ９及び１０はドライブ用トランジスタ７および８
に流れる電流が小さい場合はほとんどＯＦＦとなり、ド
ライブ電流が大きい場合はＶ＋ｔ７およびＶｉｔ８の順
方向電圧に加え、エミッタ抵抗Ｒ１），Ｒ１４の電圧降
下が大きくなるため大きくドライブされる。つまり、こ
のトランジスタ７．８と抵抗Ｒ１３，Ｒ１４により８級
ドライブされるわけである。ここで定電流回路１５．１
６は、トランジスタ５．６より出力される信号が全くゼ
ロの場合は、出力トランジスタ９と１０のプッシュプル
動作の上下の波形のつなぎが悪くなるため、バイアス電
流をあらかじめ少し流しておくためのものであり、これ
により、実質的には本回路はＡＢ級として動作する。
これらの構成により出力段を形成した本実施例回路は出
力トランジスタ９および１０がエミッタ接地として動作
するため、それぞれの出力トランジスタはそのＶＣＥ（
＊□）領域まで、即ち第２図に示されるようにＶｘ＝Ｖ
、（ｓａｔ ）９．Ｖ７−ＶＣＥ （−−ｔ ） １
０まで動作する。
力トランジスタ９および１０がエミッタ接地として動作
するため、それぞれの出力トランジスタはそのＶＣＥ（
＊□）領域まで、即ち第２図に示されるようにＶｘ＝Ｖ
、（ｓａｔ ）９．Ｖ７−ＶＣＥ （−−ｔ ） １
０まで動作する。
以上説明したように、この発明によれば、その出力段回
路をコレクタ接合のエミッタ接地形の出力回路とし、そ
の前段のドライブ回路に電線１伝達回路を用いて効率良
く信号を伝達するようにしたので、出力トランジスタが
プッシュプル動作をすると同時にＶＣＥ（ｓ□）領域ま
でＯＮ動作するため、出力電圧振幅を大きくとれる利点
がある。
路をコレクタ接合のエミッタ接地形の出力回路とし、そ
の前段のドライブ回路に電線１伝達回路を用いて効率良
く信号を伝達するようにしたので、出力トランジスタが
プッシュプル動作をすると同時にＶＣＥ（ｓ□）領域ま
でＯＮ動作するため、出力電圧振幅を大きくとれる利点
がある。
第１図はこの発明の一実施例による演算増幅器の回路図
、第２図はその出力電圧振幅を示す図、第３図は従来の
オペアンプ回路の回路図、第４図はその出力電圧振幅を
示す図である。 １は定電流負荷トランジスタ、２はドライブトランジス
タ、３．４はダイオード、５．６はトランジスタ、７．
８はドライブ用トランジスタ、９゜１０は出力トランジ
スタ、１）．１２は抵抗、１３．１４はエミッタ抵抗、
１５．１６は定電流源、１７は負荷である。 なお図中同一符号は同−又は相当部分を示す。
、第２図はその出力電圧振幅を示す図、第３図は従来の
オペアンプ回路の回路図、第４図はその出力電圧振幅を
示す図である。 １は定電流負荷トランジスタ、２はドライブトランジス
タ、３．４はダイオード、５．６はトランジスタ、７．
８はドライブ用トランジスタ、９゜１０は出力トランジ
スタ、１）．１２は抵抗、１３．１４はエミッタ抵抗、
１５．１６は定電流源、１７は負荷である。 なお図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）出力段に設けられた第１のＮＰＮ形トランジスタ
および第２のＰＮＰ形トランジスタと、該第１、第２の
トランジスタをそれぞれドライブするコレクターベース
ショートされかつエミッタ抵抗を有する第３、第４のト
ランジスタとを備え、 上記第１及び第２のトランジスタをプッシュプル出力回
路として動作させることを特徴とする演算増幅器。 - （２）上記第１と第２のトランジスタはそのコレクタを
相互に接続させてエミッタ接地形で動作し、そのコレク
タ接続点が出力端子とされていることを特徴とする特許
請求の範囲第１項記載の演算増幅器。 - （３）上記コレクターベースショートされたドライブ用
の上記第３及び第４のトランジスタは第５及び第６のト
ランジスタのコレクタ電流でそれぞれドライブされ、 該第５及び第６のトランジスタはそれらのエミッタが相
互に接続されたプッシュプル回路となっていることを特
徴とする特許請求の範囲第２項記載の演算増幅器。 - （４）上記第５及び第６のトランジスタのエミッタ電位
は正負電源間の電圧を抵抗分割したその電圧分割点に接
続されていることを特徴とする特許請求の範囲第３項記
載の演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30098087A JPH01141407A (ja) | 1987-11-28 | 1987-11-28 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30098087A JPH01141407A (ja) | 1987-11-28 | 1987-11-28 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01141407A true JPH01141407A (ja) | 1989-06-02 |
Family
ID=17891385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30098087A Pending JPH01141407A (ja) | 1987-11-28 | 1987-11-28 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01141407A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5705952A (en) * | 1995-08-30 | 1998-01-06 | Nec Corporation | Operational amplifier circuit |
| JP2011142402A (ja) * | 2010-01-05 | 2011-07-21 | Toshiba Corp | 出力回路 |
| JPWO2016051473A1 (ja) * | 2014-09-29 | 2017-04-27 | 三菱電機株式会社 | 演算増幅回路 |
-
1987
- 1987-11-28 JP JP30098087A patent/JPH01141407A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5705952A (en) * | 1995-08-30 | 1998-01-06 | Nec Corporation | Operational amplifier circuit |
| JP2011142402A (ja) * | 2010-01-05 | 2011-07-21 | Toshiba Corp | 出力回路 |
| JPWO2016051473A1 (ja) * | 2014-09-29 | 2017-04-27 | 三菱電機株式会社 | 演算増幅回路 |
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