JPH02168721A - 論理回路 - Google Patents
論理回路Info
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- JPH02168721A JPH02168721A JP63324187A JP32418788A JPH02168721A JP H02168721 A JPH02168721 A JP H02168721A JP 63324187 A JP63324187 A JP 63324187A JP 32418788 A JP32418788 A JP 32418788A JP H02168721 A JPH02168721 A JP H02168721A
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 239000000969 carrier Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は差動増幅装置に係り、特にＥＣＬ （エミッタ
結合論理）回路の振幅を電源電圧値の振幅まで増幅する
差動増幅回路に関する。
結合論理）回路の振幅を電源電圧値の振幅まで増幅する
差動増幅回路に関する。
ＭＯＳ トランジスタとバイポーラトランジスタとを同
一チップ上に集積したＢｉＭＯ８論理回路は、そのゲー
ト遅延の改善による高速化、及び低消費電力から、これ
までＥＣＬ論理回路の動噴であった領域に進出しつつあ
る。従って、ＥＣＬ論理回路とのインターフェイスをと
るために、ＥＣＬ−１ＯＫ、Ｈ，ＥＣＬ −Ｉ ｏ ｏ
Ｋレベル等の出力を直接この１３１ＭＯ８論理回路のチ
ップ内に取り込める様なレベル変換回路の必要性が高ま
っている。
一チップ上に集積したＢｉＭＯ８論理回路は、そのゲー
ト遅延の改善による高速化、及び低消費電力から、これ
までＥＣＬ論理回路の動噴であった領域に進出しつつあ
る。従って、ＥＣＬ論理回路とのインターフェイスをと
るために、ＥＣＬ−１ＯＫ、Ｈ，ＥＣＬ −Ｉ ｏ ｏ
Ｋレベル等の出力を直接この１３１ＭＯ８論理回路のチ
ップ内に取り込める様なレベル変換回路の必要性が高ま
っている。
ここで、ＥＣＬ論理回路の振幅が約８００ｍＶであるの
に対し、ＢｉＭＯ８論理回路は電源電圧からバイポーラ
トランジスタのベース・エミｙり間順方向電圧約７００
ｍＶ ’ｊｚ差し引いた振幅、即ち電源電圧が−５，２
■ならば約４．、５ Ｖの振幅を持つため、ＥＣＬ論理
回路とＢｉＭＯ８論理回路とのインターフェイスをとる
には、電圧増幅回路が必要となる。
に対し、ＢｉＭＯ８論理回路は電源電圧からバイポーラ
トランジスタのベース・エミｙり間順方向電圧約７００
ｍＶ ’ｊｚ差し引いた振幅、即ち電源電圧が−５，２
■ならば約４．、５ Ｖの振幅を持つため、ＥＣＬ論理
回路とＢｉＭＯ８論理回路とのインターフェイスをとる
には、電圧増幅回路が必要となる。
第３図に前記の目的を達成するだめの従来例の回路を示
す。第３図においで、ＰチャンネルＭＯＳトランジスタ
３，５とＮチャンネル間Ｏ８ｌ−ラ７ジスタ４，６とを
各々接地電位−負電位電源■Ｆ、ゆとの間に直列接続さ
れた２組のＰチャンネル−Ｎチャンネルトランジスタ・
ベア回路により、所謂カレントミラー回路２３を構成し
、ＥＣＬ論理回路の同相信号１、逆相信号２の相補出力
により、出力端子８に、接地電位−負電位電源との間フ
ルスイングの振幅を持つ信号を出力し、ＢｉＭＯ８論理
回路２２を駆動するというものであった。ここで、ＥＣ
Ｌ論理回路２０では、ｎｐｎ ）ランジスタ１２．１３
のエミッタを共通接続し、定電流源１４をして定電
源■Ｆ、Ｅ に接続され、コレクタは各々抵抗を介して
接地され、ｎｐｎ ）ランジスタ１２のゲートはＶＩＮ
入力端子１０に接続され、コレクタは逆相信号２を出力
し、トランジスタ１３のゲートは比較電圧■Ｒ□が印加
され、コレクタは正相信号１を出力する。
す。第３図においで、ＰチャンネルＭＯＳトランジスタ
３，５とＮチャンネル間Ｏ８ｌ−ラ７ジスタ４，６とを
各々接地電位−負電位電源■Ｆ、ゆとの間に直列接続さ
れた２組のＰチャンネル−Ｎチャンネルトランジスタ・
ベア回路により、所謂カレントミラー回路２３を構成し
、ＥＣＬ論理回路の同相信号１、逆相信号２の相補出力
により、出力端子８に、接地電位−負電位電源との間フ
ルスイングの振幅を持つ信号を出力し、ＢｉＭＯ８論理
回路２２を駆動するというものであった。ここで、ＥＣ
Ｌ論理回路２０では、ｎｐｎ ）ランジスタ１２．１３
のエミッタを共通接続し、定電流源１４をして定電
源■Ｆ、Ｅ に接続され、コレクタは各々抵抗を介して
接地され、ｎｐｎ ）ランジスタ１２のゲートはＶＩＮ
入力端子１０に接続され、コレクタは逆相信号２を出力
し、トランジスタ１３のゲートは比較電圧■Ｒ□が印加
され、コレクタは正相信号１を出力する。
カレント・ミラー増幅回路２３では、ＭＯＳ トランジ
スタ３５のゲートに各々正同相信号ｌ。
スタ３５のゲートに各々正同相信号ｌ。
逆相信号２が印加され、ＭＯＳ トランジスタ４゜６
のゲートは共通接続され、さらにＭＯＳ トランジスタ
の一方の電極に接続され、節点７をなす。
のゲートは共通接続され、さらにＭＯＳ トランジスタ
の一方の電極に接続され、節点７をなす。
ＢｉＭＯ８論理回路２２では、出力端子８にゲトが共通
接続されるＭ、Ｏ８トランジスタ１８．１９１５を設け
、ｎチャネル間Ｏ８トランジスタ１５の第１の電極は抵
抗を介して定電源ＶＥＥに接続され、第２の電極は■。
接続されるＭ、Ｏ８トランジスタ１８．１９１５を設け
、ｎチャネル間Ｏ８トランジスタ１５の第１の電極は抵
抗を介して定電源ＶＥＥに接続され、第２の電極は■。
ｕＴ出力端子ＩＪに接続され、Ｐチャネル間Ｏ８トラン
ジスタ１８の第１の電極は接地され、第２の電極はＮチ
ャネル間Ｏ８トランジスタ１９の第１の電極とｎｐｎ
トランジスタ９のゲートに接続され、ＭＯＳ トラン
ジスタ１９の第２の電極は定電源ＶＥＥ に接続され
、トランジスタ９のコレクタは接地され、エミッタは出
力端子ｌｌとトランジスタＪ６のコレクタに接続され、
トランジスタ１６のエミッタは定電源ＶＥＥに接続され
ている。
ジスタ１８の第１の電極は接地され、第２の電極はＮチ
ャネル間Ｏ８トランジスタ１９の第１の電極とｎｐｎ
トランジスタ９のゲートに接続され、ＭＯＳ トラン
ジスタ１９の第２の電極は定電源ＶＥＥ に接続され
、トランジスタ９のコレクタは接地され、エミッタは出
力端子ｌｌとトランジスタＪ６のコレクタに接続され、
トランジスタ１６のエミッタは定電源ＶＥＥに接続され
ている。
第４図は同様に従来の差動増幅装置の回路図であるが、
第３図のＥＣＬ論理回路２０がｎｐｎ型のトランジスタ
１２．１３ で構成されているのに対して、第４図の
トランジスタ３４．３５はｐｎｐ型であり、これに応じ
た配線となっている。このため、定電流源４２の一端は
接地され、これらに対応して、カレントミラー増幅回路
３１では、第３図のＮチャネル間Ｏ８トランジスタ４，
６がＰチャネル間Ｏ８トランジスタ３７．３８に、 Ｐ
チャネルＭＯＳトランジスタ３，５がＮチャネルＭＯＳ
トランジスタ４０．４１ になっている。また、Ｂｉ
ＭＯ８論理回路２２は、第３図と全く同様である。
第３図のＥＣＬ論理回路２０がｎｐｎ型のトランジスタ
１２．１３ で構成されているのに対して、第４図の
トランジスタ３４．３５はｐｎｐ型であり、これに応じ
た配線となっている。このため、定電流源４２の一端は
接地され、これらに対応して、カレントミラー増幅回路
３１では、第３図のＮチャネル間Ｏ８トランジスタ４，
６がＰチャネル間Ｏ８トランジスタ３７．３８に、 Ｐ
チャネルＭＯＳトランジスタ３，５がＮチャネルＭＯＳ
トランジスタ４０．４１ になっている。また、Ｂｉ
ＭＯ８論理回路２２は、第３図と全く同様である。
前述した従来の回路には、以下の様な欠点を有していた
。即ち、第３図のＮチャンネル間Ｏ８トランジスタ４は
、定電流源として機能するので、常時導通（ＯＮ）状態
である。ところで、高速化により、ゲート長が縮小され
たＭＯＳ トランジスタ特にＮチャンネル間Ｏ８トラン
ジスタにおいては、ホットキャリアによるデバイスの劣
化、さらには製品寿命の低下が問題となるが、その場合
従来例の如く、Ｎチャンネル間Ｏ８トランジスタを常時
ＯＮ、とりわけ■。Ｓ 約２Ｖ付近で使用する場合に、
ホットキャリアによるデバイス劣化が最も顕著に現われ
る。従って、ゲート長が縮／ｈされたＭＯＳ ）ランジ
スタにおいて、従来例の電圧増幅回路２３では、製品寿
命の低下や、信頼性の低下等をもたらす欠点を有してい
た。
。即ち、第３図のＮチャンネル間Ｏ８トランジスタ４は
、定電流源として機能するので、常時導通（ＯＮ）状態
である。ところで、高速化により、ゲート長が縮小され
たＭＯＳ トランジスタ特にＮチャンネル間Ｏ８トラン
ジスタにおいては、ホットキャリアによるデバイスの劣
化、さらには製品寿命の低下が問題となるが、その場合
従来例の如く、Ｎチャンネル間Ｏ８トランジスタを常時
ＯＮ、とりわけ■。Ｓ 約２Ｖ付近で使用する場合に、
ホットキャリアによるデバイス劣化が最も顕著に現われ
る。従って、ゲート長が縮／ｈされたＭＯＳ ）ランジ
スタにおいて、従来例の電圧増幅回路２３では、製品寿
命の低下や、信頼性の低下等をもたらす欠点を有してい
た。
本発明の構成は、エミッタ結合論理回路の出力振幅を電
源電圧値の振幅まで増幅する差動増幅回路において、正
相信号がゲート入力される第１のＭＯＳ トランジスタ
と第２のＭＯＳ トランジスタとが直列接続され、逆相
信号がゲート入力される第３のＭＯＳ トランジスタと
第４のＭ、Ｏ８）ランジスタとが直列接続され、前記第
２のＭＯＳ トランジスタのゲートが前記第４のＭＯ
Ｓ トランジスタの一電極に接続され、前記第４のＭＯ
Ｓ トランジスタのゲートが前記第２のＭＯＳ トラン
ジスタの一電極に接続されていることを特徴とする特許 〔実施例〕 次に本発明を図面を参照しながら説明する。
源電圧値の振幅まで増幅する差動増幅回路において、正
相信号がゲート入力される第１のＭＯＳ トランジスタ
と第２のＭＯＳ トランジスタとが直列接続され、逆相
信号がゲート入力される第３のＭＯＳ トランジスタと
第４のＭ、Ｏ８）ランジスタとが直列接続され、前記第
２のＭＯＳ トランジスタのゲートが前記第４のＭＯ
Ｓ トランジスタの一電極に接続され、前記第４のＭＯ
Ｓ トランジスタのゲートが前記第２のＭＯＳ トラン
ジスタの一電極に接続されていることを特徴とする特許 〔実施例〕 次に本発明を図面を参照しながら説明する。
第１図は本発明の第１の実施例の差動増幅装置を示す回
路図である。第１図において、本実施例の差動増幅装置
が第３図の従来回路と異なる主な部分は、トランジスタ
４，６のゲートが共通されず、いわゆるまたすきかけ”
型の回路となっていることである。即ち、トランジスタ
４のゲートはトランジスタ６の第１の電極に、トランジ
スタ６のゲートはトランジスタ４の第１の電極に各々接
続きれている。
路図である。第１図において、本実施例の差動増幅装置
が第３図の従来回路と異なる主な部分は、トランジスタ
４，６のゲートが共通されず、いわゆるまたすきかけ”
型の回路となっていることである。即ち、トランジスタ
４のゲートはトランジスタ６の第１の電極に、トランジ
スタ６のゲートはトランジスタ４の第１の電極に各々接
続きれている。
まず、ＥＣＬ論理回路２ｏの入力ＶＩＮ 入力端子１
０に「Ｈ」レベル（＞ＶＲＥＦ） が入力されると、
ＥＣＬ論理回路２ｏの出力１には、ｒＨＪレベル（約ｏ
ｖ）が、出力２にはｒＬＪレベル（約−１，５Ｖ）が出
力される。これにより、ＰチャンネルＭＯ８）ランジス
タ３はＯＦ Ｆ （Ｖｃｓｐ＜ ｌ Ｖ７、Ｐｌ；ＶＧ
ｓＰはＰチャンネルＭＯＳトランジスタのゲート・ソー
ス間篭圧、■ＴＰはＰナヤンネルＭＯＳトラ／シスタの
ケート閾値′亀圧）し、ＰチャンネルＭ′Ｏ８トランジ
スタ５は０Ｎ（ＶＧＰ＞ＩＶＴＰＩ）する。従って、差
動増幅回路２１の出力節点８は［ｉ−ｉ Ｊレベル（約
ｏＶ・）となるが、同時に出力節点８にはＮチャンネル
間Ｏ８トランジスタ４のゲートが接続されているので、
ＮチャンネルＭＯＳトランジスタ４はＯＮし、ドレイン
節点７の電位は定電源Ｖゆ まで下降する。さらに、ド
レイン節点７ＵＮチヤンネルＭＯ８トランジスタ６のゲ
ートが接続されているので、ＮチャンネルＭＯＳトラン
ジスタ６はＯＦＦ Ｌ、結局出力節点８の電位は「ｉ−
Ｉ Ｊレベル（約Ｏｖ）に固定され、次段のＢｉＭＯ８
論理回路２２の出力ＶＯＵＴはｒＬＪレベル（約ＶＥＥ
）に反転する。
０に「Ｈ」レベル（＞ＶＲＥＦ） が入力されると、
ＥＣＬ論理回路２ｏの出力１には、ｒＨＪレベル（約ｏ
ｖ）が、出力２にはｒＬＪレベル（約−１，５Ｖ）が出
力される。これにより、ＰチャンネルＭＯ８）ランジス
タ３はＯＦ Ｆ （Ｖｃｓｐ＜ ｌ Ｖ７、Ｐｌ；ＶＧ
ｓＰはＰチャンネルＭＯＳトランジスタのゲート・ソー
ス間篭圧、■ＴＰはＰナヤンネルＭＯＳトラ／シスタの
ケート閾値′亀圧）し、ＰチャンネルＭ′Ｏ８トランジ
スタ５は０Ｎ（ＶＧＰ＞ＩＶＴＰＩ）する。従って、差
動増幅回路２１の出力節点８は［ｉ−ｉ Ｊレベル（約
ｏＶ・）となるが、同時に出力節点８にはＮチャンネル
間Ｏ８トランジスタ４のゲートが接続されているので、
ＮチャンネルＭＯＳトランジスタ４はＯＮし、ドレイン
節点７の電位は定電源Ｖゆ まで下降する。さらに、ド
レイン節点７ＵＮチヤンネルＭＯ８トランジスタ６のゲ
ートが接続されているので、ＮチャンネルＭＯＳトラン
ジスタ６はＯＦＦ Ｌ、結局出力節点８の電位は「ｉ−
Ｉ Ｊレベル（約Ｏｖ）に固定され、次段のＢｉＭＯ８
論理回路２２の出力ＶＯＵＴはｒＬＪレベル（約ＶＥＥ
）に反転する。
次に、ＥＣＬ論理回路２０の入力端子１０に「Ｌ」 レ
ベル（〈ｖＲゆＦ）が入力されルト、ＥＣＬ論理口路２
０の出力１にはｒＬＪレベル（ＩＦ＋−１，５Ｖ）が、
出力２にはｌ−ＨＪレベル（約０■）がそれぞれ出力さ
れる。これにより、差動増幅回路２１のＰチャンネルＭ
Ｏ８トランジスタ３はＯＮＬ、ＰチャンネルＭＯ８）ラ
ンジスタ！Ｍｊ：ＯＦＦする。
ベル（〈ｖＲゆＦ）が入力されルト、ＥＣＬ論理口路２
０の出力１にはｒＬＪレベル（ＩＦ＋−１，５Ｖ）が、
出力２にはｌ−ＨＪレベル（約０■）がそれぞれ出力さ
れる。これにより、差動増幅回路２１のＰチャンネルＭ
Ｏ８トランジスタ３はＯＮＬ、ＰチャンネルＭＯ８）ラ
ンジスタ！Ｍｊ：ＯＦＦする。
これによってドレイン節点７の電位は、接地電位（０■
）まで上昇し、従ってＮチャンネルＭＯＳトランジスタ
６はＯＮするので、出力節点８はｒＬＪレベル（約■Ｅ
りまで下降する。また、この結果ＮチャンネルＭＯ８ト
ランジスタ４はＯＦＦするので、出力８の電位はｒＬＪ
レベル（約ＶＦ、Ｅ）に固定され、結局次段のＢｉＭＯ
８論理回路２２の出力ＶＯＵＴは［’ ＨＪレベル（約
−０，７Ｖ；ＮＰＮトランジスタのベース・エミッタ順
方向電圧）に反転する。
）まで上昇し、従ってＮチャンネルＭＯＳトランジスタ
６はＯＮするので、出力節点８はｒＬＪレベル（約■Ｅ
りまで下降する。また、この結果ＮチャンネルＭＯ８ト
ランジスタ４はＯＦＦするので、出力８の電位はｒＬＪ
レベル（約ＶＦ、Ｅ）に固定され、結局次段のＢｉＭＯ
８論理回路２２の出力ＶＯＵＴは［’ ＨＪレベル（約
−０，７Ｖ；ＮＰＮトランジスタのベース・エミッタ順
方向電圧）に反転する。
ここで第３図の従来例においては、Ｎチャンネル間Ｏ８
トランジスタ４のゲート及びドレイン電圧は、接地電位
と定電源ＶＥＲとの間の中間電位（約２Ｖ）となり、常
時ＯＮ状態にあるので、ゲート長を縮小した場合にホッ
トキャリアによるデバイス劣化を起す可能性があった。
トランジスタ４のゲート及びドレイン電圧は、接地電位
と定電源ＶＥＲとの間の中間電位（約２Ｖ）となり、常
時ＯＮ状態にあるので、ゲート長を縮小した場合にホッ
トキャリアによるデバイス劣化を起す可能性があった。
しかし、第１図の実施例によれば、Ｎチャンネル間Ｏ８
）ランジスタ４及び６のドレイン電圧・ゲート電圧（節
点７．８間）は、必ず接地電位あるいは定電流ＶＥＥ
に固定されるので、Ｎチャンネル間Ｏ８トランジスタ
４及び６が常時ＯＮする状態は解消され、ホットキャリ
アの発生要因とはならず、従ってゲート長を縮小しても
、デバイス劣化の可能性を大幅に低減できるものである
。
）ランジスタ４及び６のドレイン電圧・ゲート電圧（節
点７．８間）は、必ず接地電位あるいは定電流ＶＥＥ
に固定されるので、Ｎチャンネル間Ｏ８トランジスタ
４及び６が常時ＯＮする状態は解消され、ホットキャリ
アの発生要因とはならず、従ってゲート長を縮小しても
、デバイス劣化の可能性を大幅に低減できるものである
。
第２図は本発明の第２の実施例の差動増幅装置を示す回
路図である。第４図において、本実施例は、第１図にお
けるＥＣＬ＠埋回路２０の部分をＰＮＰ トランジスタ
で構成したものである。即ち、従来例の第４図に対応し
た実施例である。この場合、第４図の従来例では、ドレ
イン電位３９が中間電位（約２Ｖ）となって、Ｐチャン
ネルＭＯＳトランジスタ３７が常時ＯＮ状態となる。従
って、ゲート長の縮小した場合、ヘチャンネルＭＯ８ト
ランジスタはどは顕著でないものの、ＰチャンネルＭＯ
８トランジスタがデバイス劣化を起こす可能性があった
が本実施例を適用することにより、常時ＯＮしている状
態が解消され、デバイス劣化の可能性を大幅に低減でき
るものである。
路図である。第４図において、本実施例は、第１図にお
けるＥＣＬ＠埋回路２０の部分をＰＮＰ トランジスタ
で構成したものである。即ち、従来例の第４図に対応し
た実施例である。この場合、第４図の従来例では、ドレ
イン電位３９が中間電位（約２Ｖ）となって、Ｐチャン
ネルＭＯＳトランジスタ３７が常時ＯＮ状態となる。従
って、ゲート長の縮小した場合、ヘチャンネルＭＯ８ト
ランジスタはどは顕著でないものの、ＰチャンネルＭＯ
８トランジスタがデバイス劣化を起こす可能性があった
が本実施例を適用することにより、常時ＯＮしている状
態が解消され、デバイス劣化の可能性を大幅に低減でき
るものである。
以上説明した様に、本発明は、Ｅ ＣＬ ｍ理回路の振
幅を特にＢｉＭＯ８論理回路の振幅に増幅する際、たと
えゲート長が縮小されたＭＯＳ トランジスタを用いて
も、ホットキャリアの発生によるデバイス劣化を従来よ
りも大幅に低減できるという効果がある。
幅を特にＢｉＭＯ８論理回路の振幅に増幅する際、たと
えゲート長が縮小されたＭＯＳ トランジスタを用いて
も、ホットキャリアの発生によるデバイス劣化を従来よ
りも大幅に低減できるという効果がある。
第１図は本発明の第１の実施例の差動増幅装置を示す回
路図、第２図は本発明の第２の実施例の差動増幅装置全
示す回路図、第３図、第４図はいずれも従来の差動増幅
装置を示す回路図である。 １．２・・・・・・出力、７，８・・・・・・節点、１
０・・・・・・入力端子、１１・・・・・・出力端子、
３．５． １８． ３７゜３８・・・・・・Ｐチャネル
ＭＯＳトランジスタ、 ４．６゜１５．１９，４０．４
１・・・・・・ＮチャネルＭＯＳトランジスタ、９．
１２． ］ ３． １６−−−−・−ｎＩ）ｎ ト
ランジスタ、２０．３０ ・・・・・・ＥＣＬ論理回
路、２１゜３３・・・・・・差動増幅回路、２２・・・
・・・ＢｉＭＯ８論理回路、２３・・・・・・カレント
・ミラー増幅回路、３４゜３５・・・・・・ｐｎｐ ）
ランジスタ。 代理人 弁理士 内 原 晋
路図、第２図は本発明の第２の実施例の差動増幅装置全
示す回路図、第３図、第４図はいずれも従来の差動増幅
装置を示す回路図である。 １．２・・・・・・出力、７，８・・・・・・節点、１
０・・・・・・入力端子、１１・・・・・・出力端子、
３．５． １８． ３７゜３８・・・・・・Ｐチャネル
ＭＯＳトランジスタ、 ４．６゜１５．１９，４０．４
１・・・・・・ＮチャネルＭＯＳトランジスタ、９．
１２． ］ ３． １６−−−−・−ｎＩ）ｎ ト
ランジスタ、２０．３０ ・・・・・・ＥＣＬ論理回
路、２１゜３３・・・・・・差動増幅回路、２２・・・
・・・ＢｉＭＯ８論理回路、２３・・・・・・カレント
・ミラー増幅回路、３４゜３５・・・・・・ｐｎｐ ）
ランジスタ。 代理人 弁理士 内 原 晋
Claims (1)
- エミッタ結合論理回路の出力振幅を電源電圧値の振幅ま
で増幅する差動増幅回路において、正相信号がゲート入
力される第１のＭＯＳトランジスタと第２のＭＯＳトラ
ンジスタとが直列接続され、逆相信号がゲート入力され
る第３のＭＯＳトランジスタと第４のＭＯＳトランジス
タとが直列接続され、前記第２のＭＯＳトランジスタの
ゲートが前記第４のＭＯＳトランジスタの一電極に接続
され、前記第４のＭＯＳトランジスタのゲートが前記第
２のＭＯＳトランジスタの一電極に接続されていること
を特徴とする差動増幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324187A JP2540928B2 (ja) | 1988-12-21 | 1988-12-21 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324187A JP2540928B2 (ja) | 1988-12-21 | 1988-12-21 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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1988
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| US5317213A (en) * | 1991-11-21 | 1994-05-31 | Mitsubishi Denki Kabushiki Kaisha | Level converter with delay circuitry used to increase switching speed |
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