JPH01143100A - 高速ランダムアクセスメモリテスト装置 - Google Patents
高速ランダムアクセスメモリテスト装置Info
- Publication number
- JPH01143100A JPH01143100A JP62299698A JP29969887A JPH01143100A JP H01143100 A JPH01143100 A JP H01143100A JP 62299698 A JP62299698 A JP 62299698A JP 29969887 A JP29969887 A JP 29969887A JP H01143100 A JPH01143100 A JP H01143100A
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- JP
- Japan
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- signal
- input
- common
- flip
- test
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- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 23
- 230000000737 periodic effect Effects 0.000 claims description 5
- 230000001360 synchronised effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はランダムアクセスメモリのテスト方式に関し、
特に高速ランダムアクセスメモリのテスト装置に関する
。
特に高速ランダムアクセスメモリのテスト装置に関する
。
従来低連動ランダムアクセスメモリ（以下ＲＡＭと呼ぶ
。）のテストは、アドレス、書込データ、書込指示等を
メモリテスタを用いて入力し、読出データ出力をストロ
ーブして機能テストなどを行って来た。
。）のテストは、アドレス、書込データ、書込指示等を
メモリテスタを用いて入力し、読出データ出力をストロ
ーブして機能テストなどを行って来た。
しかしながらこの場合アドレス入力や書込データおよび
書込指示入力等は入力のタイミング規格に従ってそれぞ
れセットしていたが、アドレス入力の場合は特に、メモ
リテスタにおけるスキニー合わせ込みの精度如何でアク
セス性能が変化してしまうという問題があった。
書込指示入力等は入力のタイミング規格に従ってそれぞ
れセットしていたが、アドレス入力の場合は特に、メモ
リテスタにおけるスキニー合わせ込みの精度如何でアク
セス性能が変化してしまうという問題があった。
また、最近のＲＡＭは著しい速度で高速化されて来てお
り、これをテストするメモリテスタは性能的に特に高速
性において追いついて行けないのが現状である。すなわ
ち、メモリテスクの測定精度が悪く、ＲＡＭのアクセス
値がその中に埋もれてしまうという欠点があった。
り、これをテストするメモリテスタは性能的に特に高速
性において追いついて行けないのが現状である。すなわ
ち、メモリテスクの測定精度が悪く、ＲＡＭのアクセス
値がその中に埋もれてしまうという欠点があった。
そこで本発明の目的は、従来のメモリテスタでは十分な
精度でテストできない高速ＲＡＭを容易にテストできる
高速ＲＡＭテスト装置を提供することにある。
精度でテストできない高速ＲＡＭを容易にテストできる
高速ＲＡＭテスト装置を提供することにある。
本発明の高速ＲＡＭテスト装置は、アドレス入力をセッ
トするアドレスフリップフロップ回路と、書込データ入
力をセットする書込データフリップフロップ回路と、書
込指示をセットする書込指示フリップフロップ回路と、
読出データをセットする読出データフリップフロップ回
路とを有し、これらのフリップフロップ回路の全てにホ
ールド機能を持たせ、さらにこれらのフリップフロップ
回路に対し共通に周期クロック信号を与える共通クロッ
ク入力部と、同様にこれらのフリップフロップ回路に共
通する上記共通クロック信号に周期する共通ホールド制
御信号を与える共通ホールド制御信号入力部とを備え、
これによりテスト対象の高速ランダムアクセスメモリに
対し、上記共通クロック信号と共通ホールド制御信号と
を与え、任意のクロック周期における動作を有効にさせ
るものである。
トするアドレスフリップフロップ回路と、書込データ入
力をセットする書込データフリップフロップ回路と、書
込指示をセットする書込指示フリップフロップ回路と、
読出データをセットする読出データフリップフロップ回
路とを有し、これらのフリップフロップ回路の全てにホ
ールド機能を持たせ、さらにこれらのフリップフロップ
回路に対し共通に周期クロック信号を与える共通クロッ
ク入力部と、同様にこれらのフリップフロップ回路に共
通する上記共通クロック信号に周期する共通ホールド制
御信号を与える共通ホールド制御信号入力部とを備え、
これによりテスト対象の高速ランダムアクセスメモリに
対し、上記共通クロック信号と共通ホールド制御信号と
を与え、任意のクロック周期における動作を有効にさせ
るものである。
従って本発明の高速ＲＡＭテスト装置を用いて高速ＲＡ
Ｍをテストすると、安定した周期クロックとホールド制
御を利用するので容易にかつ精度の高いテストを実施す
ることができる。
Ｍをテストすると、安定した周期クロックとホールド制
御を利用するので容易にかつ精度の高いテストを実施す
ることができる。
以下実施例につき本発明の詳細な説明する。
第１図は本実施例の高速ＲＡＭテスト装置のブロック図
である。書込データ入力群端子１１から入力した書込デ
ータ１２は書込データフリップフロップ（以下Ｆ／Ｆと
呼ぶ）群１３にセットされる。同様に、アドレス入力群
端子１４から入力したアドレス１５はアドレスＦ／Ｆ群
１６にセットされる。書込制御入力群端子１８から入力
した書込制御入力１９は書込側ｉＨＦ ／ Ｆ群２０に
セットされる。
である。書込データ入力群端子１１から入力した書込デ
ータ１２は書込データフリップフロップ（以下Ｆ／Ｆと
呼ぶ）群１３にセットされる。同様に、アドレス入力群
端子１４から入力したアドレス１５はアドレスＦ／Ｆ群
１６にセットされる。書込制御入力群端子１８から入力
した書込制御入力１９は書込側ｉＨＦ ／ Ｆ群２０に
セットされる。
これらの書込データＦ／Ｆ群１３、アドレスＦ／Ｆ群１
６、および書込制御Ｆ／Ｆ群２０からの対応する出力で
ある書込データＦ／Ｆ群出力２２、アドレスＦ／Ｆ群出
力２３、および書込制御Ｆ／Ｆ群出力２４はメモリセル
アレイ２６に入力される。このメモリセルアレイ２６か
らの出力２８は読出デーダＦ／Ｆ群２９にセットされ、
その出力３０は読出データ出力群端子３１から出力され
る。
６、および書込制御Ｆ／Ｆ群２０からの対応する出力で
ある書込データＦ／Ｆ群出力２２、アドレスＦ／Ｆ群出
力２３、および書込制御Ｆ／Ｆ群出力２４はメモリセル
アレイ２６に入力される。このメモリセルアレイ２６か
らの出力２８は読出デーダＦ／Ｆ群２９にセットされ、
その出力３０は読出データ出力群端子３１から出力され
る。
以上の書込データＦ／Ｆ群１３、アドレスＦ／Ｆ群１６
、書込制御Ｆ／Ｆ群２０、読出データＦ／Ｆ群２９には
、共通クロック入力端子３４と共通ホールド制御入力端
子３５が接続されている。
、書込制御Ｆ／Ｆ群２０、読出データＦ／Ｆ群２９には
、共通クロック入力端子３４と共通ホールド制御入力端
子３５が接続されている。
これらの共通クロック入力端子３４と共通ホールド制御
入力端子３５には、それぞれ共通クロック信号３７と共
通ホールド制御信号３８が加えられ、上記のＦ／’Ｆ群
の制御に用いられる。
入力端子３５には、それぞれ共通クロック信号３７と共
通ホールド制御信号３８が加えられ、上記のＦ／’Ｆ群
の制御に用いられる。
次に動作について説明する。
第２図は第１図の実施例の動作を示すタイミングチャー
トである。本実施例ではテスタクロック４１（第２図ａ
）に同期させて当該ＲＡＭに周期共通クロック信号３７
（同図Ｃ）を与え、引き続くテスタクロック４１（同図
ａ）の間に共通クロック信号３７（同図Ｃ）が２発だけ
有効になるように共通ホールド制御信号３８（同図ｄ）
の入力を制御している。このテスト用の共通クロック信
号３７（同図Ｃ）はテスタクロック４１（同図ａ）、従
ってテスタストローブ４２（同図ｂ）のタイミングと同
期しているので共通ホールド制御信号３８（同図ｄ）は
テスクにより制御可能である。
トである。本実施例ではテスタクロック４１（第２図ａ
）に同期させて当該ＲＡＭに周期共通クロック信号３７
（同図Ｃ）を与え、引き続くテスタクロック４１（同図
ａ）の間に共通クロック信号３７（同図Ｃ）が２発だけ
有効になるように共通ホールド制御信号３８（同図ｄ）
の入力を制御している。このテスト用の共通クロック信
号３７（同図Ｃ）はテスタクロック４１（同図ａ）、従
ってテスタストローブ４２（同図ｂ）のタイミングと同
期しているので共通ホールド制御信号３８（同図ｄ）は
テスクにより制御可能である。
共通クロック信号３７（同図Ｃ）の２パルス分だけホー
ルド解除された当該ＲＡＭは、第１番目のパルス４３（
同図Ｃ）でテスタからの書込データ１２（同図ｅ）、ア
ドレス１５（同図ｆ）、書込制御入力１９（同図ｇ）の
各信号を取り込み、第２番目のパルス４４（同図Ｃ）で
読出データＦ／Ｆ群２９にメモリセルアレイ２６の内容
が取り込まれ、そして出力され読出デークＦ／Ｆ群出力
４４となる。
ルド解除された当該ＲＡＭは、第１番目のパルス４３（
同図Ｃ）でテスタからの書込データ１２（同図ｅ）、ア
ドレス１５（同図ｆ）、書込制御入力１９（同図ｇ）の
各信号を取り込み、第２番目のパルス４４（同図Ｃ）で
読出データＦ／Ｆ群２９にメモリセルアレイ２６の内容
が取り込まれ、そして出力され読出デークＦ／Ｆ群出力
４４となる。
このようにして共通クロック信号３７（同図Ｃ）の２パ
ルスでメモリアクセスを測定することができる。
ルスでメモリアクセスを測定することができる。
共通クロック信号３７（同図Ｃ）は連続して与えられる
ので、精度良く設定でき、その上高速テストを実現する
ことができる。
ので、精度良く設定でき、その上高速テストを実現する
ことができる。
以上説明したように本発明は、被テストＲＡＭの人出力
インターフェース部にホールド機能付きＦ／Ｆ群と、共
通クロック入力端子、および共通ホールド制御入力端子
とを設け、周期共通クロック信号の入力に対し、共通ホ
ールド制御信号の入力を制御してテストを実施すること
により、既存のメモリテスタでは精度が不十分であった
高速ＲＡＭのテストを容易に実施できる効果がある。
インターフェース部にホールド機能付きＦ／Ｆ群と、共
通クロック入力端子、および共通ホールド制御入力端子
とを設け、周期共通クロック信号の入力に対し、共通ホ
ールド制御信号の入力を制御してテストを実施すること
により、既存のメモリテスタでは精度が不十分であった
高速ＲＡＭのテストを容易に実施できる効果がある。
第１図は本発明による高速ＲＡＭテスト装置の一実施例
を示すブロック図、第２図は第１図の実施例の動作を示
すタイミングチャートである。 １１・・・・・・書込データ入力群端子、１３・・・・
・・書込データＦ／Ｆ群、１４・・・・・・アドレス入
力群端子、１６・・・・・・アドレスＦ／ＦＩＪ、１８
・・・・・書込制御入力群端子、 ２０・・・・・書込制御Ｆ／Ｆ群、 ２６・・・・・・メモリセルアレイ、 ２９・・・・・・読出データＦ／Ｆ群、３４・・・・・
・共通クロック入力端子、３５・・・・・・共通ホール
ド制御入力端子。 出 願 人 日本電気株式会社 代 理 人
を示すブロック図、第２図は第１図の実施例の動作を示
すタイミングチャートである。 １１・・・・・・書込データ入力群端子、１３・・・・
・・書込データＦ／Ｆ群、１４・・・・・・アドレス入
力群端子、１６・・・・・・アドレスＦ／ＦＩＪ、１８
・・・・・書込制御入力群端子、 ２０・・・・・書込制御Ｆ／Ｆ群、 ２６・・・・・・メモリセルアレイ、 ２９・・・・・・読出データＦ／Ｆ群、３４・・・・・
・共通クロック入力端子、３５・・・・・・共通ホール
ド制御入力端子。 出 願 人 日本電気株式会社 代 理 人
Claims (1)
- 【特許請求の範囲】 アドレス入力をセットするアドレスフリップフロップ回
路と、書込データ入力をセットする書込フリップフロッ
プ回路と、書込指示をセットする書込指示フリップフロ
ップ回路と、読出データをセットする読出データフリッ
プフロップ回路とを有して、 これらのフリップフロップ回路の全てにホールド機能を
持たせ、さらにこれらのフリップフロップ回路に対し共
通に周期クロック信号を与えるクロック入力部と、同様
にこれらのフリップフロップ回路に共通に前記共通クロ
ック信号に周期する共通ホールド制御信号を与える共通
ホールド制御信号入力部とを備え、これによりテスト対
象の高速ランダムアクセスメモリに対し、前記共通クロ
ック信号と共通ホールド制御信号とを与え、任意のクロ
ック周期における動作を有効にさせることを特徴とする
高速ランダムアクセスメモリテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299698A JPH01143100A (ja) | 1987-11-30 | 1987-11-30 | 高速ランダムアクセスメモリテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299698A JPH01143100A (ja) | 1987-11-30 | 1987-11-30 | 高速ランダムアクセスメモリテスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01143100A true JPH01143100A (ja) | 1989-06-05 |
Family
ID=17875886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62299698A Pending JPH01143100A (ja) | 1987-11-30 | 1987-11-30 | 高速ランダムアクセスメモリテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01143100A (ja) |
-
1987
- 1987-11-30 JP JP62299698A patent/JPH01143100A/ja active Pending
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