JPH01143272A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は電界効果トランジスタ、特に半導体基板の貫通
孔を通じて表面電極と裏面金属層を持続する、いわゆる
バイアホール構造の高周波用電界効果トランジスタの製
造方法に関する。

（従来の技術） 近年、高周波半導体装置、特にＧａＡｓを用いた電界効
果トランジスタ（以下、ＦＥＴと略称する）の性能向上
は目覚ましく、その動作周波数はミリ波帯へと広がって
いる。ところで、超高周波用ＦＥＴではゲート長の短縮
に加えて寄生リアクタンス成分を極力低減することが特
性を向上させるために重要である。特に、接地インダク
タンスを低減するために種々の方法がとられており、そ
の一つにソース電極下の半導体基板に裏面から表面に達
する貫通孔を設けて、ソース電極を直接接地する、いわ
ゆるバイアホール構造が多く採用されている。

次に従来のバイアホール構造のＧａＡｓ　ＦＥＴの製造
方法にかかる第１の例を第２図によって説明する。

イオン注入、酸化膜形成、真空蒸着、リフトオフ法等の
従来の技術によってソース、ドレイン。

ゲート各領域と電極を有する複数のＦＥＴを半導体基板
２０１の表面に形成する。第２図ａにおいて、２０３は
ソース領域、　２０２Ｓはこのソース領域２０３上に形
成されたソース電極、２０４はドレイン領域。

２０２Ｄはこのトレイン領域２０４に形成されたドレイ
ン電極、２０５は能動層、　２０２Ｇはこの能動層２０
５に形成されたゲート電極である。また、各素子のソー
ス電極を接続するために、素子分離領域上の半導体基板
２０１の表面に、第１金蒸着層２０６を例えば２０００
人の層厚に蒸着する（第２図ａ、ｅ）。

次に、半導体基板２０１の表面を下にして支持台２０７
に可溶性樹脂２０８を使用して固定させたのち、この半
導体基板の裏面から研摩を施し、例えば３０μｍの厚さ
に薄層化する。ついで、フォトレジスト層をマスクにし
て半導体基板２０１にエツチングを施し、ソース電極２
０２Ｓに達するバイアホール２０９を形成する（第２図
ｂ）。

次に、前記半導体基板２０１の表面に設けられた素子分
離領域上の前記第１金蒸着層２０６を陰極としてバイア
ホール２０９内部に金めつき層２１０を形成し、バイア
ホール２０９を埋める。ついで真空蒸着によって、第２
金蒸着層２１１　を例えば２０００への層厚に蒸着する
。続いて素子分離領域上の前記第２金蒸着層２１１を覆
うように形成されたフォトレジスト層２１２のマスクに
よって１例えば厚さ３０μｍの金めつきヒートシンク層
２１３を形成する（第２図Ｃ）。

最後に前記素子分離領域のフォトレジスト層２１２、第
２金蒸着層２１１．半導体基板２０１．第１金蒸着層２
０６を順次除去することによって、ＧａＡｓＦＥＴチッ
プが得られる（第２図ｄ）。

取上の方法によると、第１金蒸着層２０６は素子分離時
に確実に除去せねばならないから、あまり厚く形成する
ことはできない。このため、ソース電極端の段差部分で
接続されないことが多く、各素子を完全に接続すること
は困難である。また、素子分離のために、第１金蒸着層
２０６をエツチングにより除去したのちの、チップ周囲
に残存した第１金蒸着層２０６はチップの外観を損なう
という欠点がある。

そこで従来は上記の欠点を除去すべく以下に示す第２の
方法が考えられた。これを第３図を用いて説明する。

半導体基板３０１表面からイオン注入によって能動層３
０５、ソース領域３０３．ドレイン領域３０４及びソー
ス領域に接続する低抵抗層３０６を素子分離領域に形成
する。次に真空蒸着、リフトオフ法等の従来技術を用い
てソース電極３０２５．　ドレイン電極３０２０、ゲー
ト電極３０２Ｇを形成する（第３図ａ　＊　ｅ　）　６
次に半導体基板の表面を下に、支持台３０７に可溶性樹
脂３０８を使用して固定した後、裏面より半導体基板を
研摩し、例えば３０μｍの厚さに薄層化する。続いてフ
ォトレジスト層をマスクにして半導体基板をエツチング
し、ソース電極３０２Ｓに達するバイアホール３０９を
形成する（第３図ｂ）。

次に、素子分離領域に形成された低抵抗層３０６を陰極
として、バイアホール３０９内に、金めつき層３１０を
形成し、バイアホール３０９を埋める。さらに、真空蒸
着によって例えば厚さ２０００人の金蒸着層３１１を形
成する。次に、素子分離領域上の金蒸着層３１１　を覆
うように形成されたフォトレジスト層３１２をマスクに
して、例えば厚さ３０μｍの金めつきヒートシンク３１
３層を形成する（第３図Ｃ）。

最後に素子分離領域のフォトレジスト層３１２゜金の蒸
着層３１１、半導体基板３０１を順次除去することによ
ってＧａＡｓ　ＦＥＴチップが完成する（第３図ｄ）。

取上の第２の方法によると、各素子のソース電極は半導
体基板の低抵抗層によって電気的に接続されるため、第
１の方法における接続不良発生の問題は解消される。ま
た素子分離に当っては素子分離領域の半導体基板を除去
するだけでよく、第１金蒸着層２０６の除去を行なう必
要がないのでこの蒸着層２０６のエツチングに伴なう外
観不良の発生はない。以上のように、第２の方法による
と第１の方法の問題点は解消される。

しかしながら第２の方法では、各素子を接続する低抵抗
層の比抵抗はせいぜい２．ＯＸ　１０−ｊΩｍが限界で
あり、金の比抵抗２．　ｌ　Ｘ　１０−’Ω■と比べて
非常に大きな値である。このため、低抵抗層がめつき用
配線として使用できるのは非常に小さな面積の半導体基
板に限られ、例えば直径２インチ。

３インチ等の大口径基板になるとめつき層を半導体基板
全面に均一な厚さで形成することはできないという新た
な問題を生ずる。

（発明が解決しようとする問題点） 以上述べたように、第１の方法では半導体基板上の各素
子を完全に接続することが困難であり、また、素子の外
観を損なうという問題点がある。

また、第２の方法ではこれらの問題点は解決されるもの
の、バイアホール内のめっきの際の配線抵抗が非常に大
きなものとなり半導体基板全面に均一な厚さのめっき層
を形成することは困難であるという別の問題が発生する
。

本発明は取上の問題点を解決するもので、半導体基板全
面にわたって、バイアホール内のめっきを均一に施すの
に適した改良されたＦＥＴの製造方法を提供することを
目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明にかかるＦＥＴの製造方法は、半絶縁性半導体基
板の表面側に素子分離領域によって離間した電界効果ト
ランジスタ素子予定領域を形成する工程と、前記素子分
離領域の一部にソース領域形成予定域と接続する低抵抗
領域を形成する工程と。

前記電界効果トランジスタ素子予定領域にソース。

ゲートおよびドレイン各電極を形成する工程と、前記低
抵抗領域の一部に前記ソース、ゲートおよびトレイン各
電極とは独立した電極を形成する工程と、前記半導体基
板の裏面側に研摩を施して所定の厚さにした後ソース電
極に達するバイアホールを設ける工程と、前記低抵抗領
域の一部に形成された電極を陰極として前記バイアホー
ル内にめっき層を形成する工程とを含むことを特徴とす
る。

（作　用） 本発明の製造方法は従来の製造方法の利点を活用しつつ
それらの欠点を改良するように構成したものである。す
なわち、大口径の半導体基板に対してもバイアホール内
に均一な厚さのめっき層を形成することができ、ＦＥＴ
チップの製造歩留を高め得る。また、バイアホール内の
めっき層形成に限られず、エアブリッジのように半導体
基板上にめっき層を形成する場合に適用しても有効であ
る。

（実施例） 以下１本発明にかかる一実施例のＧａＡｓ　ＦＥＴの製
造方法につき第１図を参照して説明する。

半導体基板１０１表面から内部に向かって、例えば２１
＋３ｉ＋イオンを注入エネルギー２００ＫｅＶ　、ドー
ズｆｔ　４　Ｘ　１０１２ｃｎ−２で選択的に注入して
各素子の動作層１１を形成する。次に、素子を構成する
ソース領域１３．ドレイン領域１４、ソース領域１３に
接続する素子分離領域の一部に例えば２″Ｓｉ＋イオン
を、注入エネルギー３００ＫｅＶ　、　ドーズ量２　Ｘ
　１０”　Ｃ！ｌ−”で選択的に注入して、低抵抗層１
５を形成する（第１図ａ）・ 次に、ゲート電極１２Ｇとして、例えば厚さ５０００人
のアルミニウム層を設ける。また、ソース領域１３、ド
レイン領域１４、および素子分離領域の一部の低抵抗層
１５に１例えばＡｕＧｅ（ｗｔ　１２％）　２０００人
とＰｔ　３００人を真空蒸着し、合金化熱処理を施して
オーム性電極を設け、さらに、例えばＴｉ　１０００人
。

Ｐｔ　１０００人、　Ａｕ　１０，０００人を真空蒸着
して、ソース電極１２Ｓ、ドレイン電極１２０と素子分
離領域の低抵抗層１５上の電極１６を形成する（第１図
す及びｇ）。

次に、半導体表面側を支持台１７に可溶性摺脂１８を使
用して固定し、裏面より研摩することによって所定の厚
さ、例えば３０μ■に形成する０次にフォトレジスト層
をマスクにして半導体基板１０１　をエツチングしてソ
ース電極１２Ｓに到達するバイアホール１９を形成する
（第１図Ｃ）。

次に、半導体基板１０１に設けられた素子分離領域上の
電極Ｉ６を陰極として、バイアホール１９内部に選択的
な金のめっき層２０を形成した後に、裏面全面に例えば
厚さ２０００人の金の蒸着層２１を真空蒸着で形成する
（第１図ｄ）。

次に、素子分離領域を覆うように形成したフォトレジス
ト層２２をマスクにして、例えば厚さ３０μ踵の金めつ
きヒートシンク層ｚ３を形成する（第１図ｅ）。

最後に素子分離領域のフォトレジスト層２２．金の蒸着
層２１．半導体基板１０１に順次エツチングを施して夫
々の素子に分離し、支持台１７より取り外すことによっ
てバイアホール構造を有するＧａＡｓＦＥＴチップが完
成する（第ｆ図）。

本発明の製造方法によると、各素子のソース電極１２３
は低抵抗層１５を介して半導体基板全面にはりめぐらさ
れた素子分離領域上の電極１６に電気的に接続されるた
め配線抵抗を充分小さくできる。

したがって各素子のバイアホール内の金のめっき層２０
を均一に形成することができる。また、素子分離は素子
周囲を取り囲んでいる半導体基板をエツチングするだけ
でよく、半導体基板表面側の第１金蒸着層２０６（第２
図ｇ　”　ｅ　）をエツチングする必要がないため、従
来の第１の方法にみられた第１金蒸着層２０６の残存に
よる外観不良の発生は起こらない。

なお、上記実施例では、金めつきのヒートシンク層２３
をフォトレジスト層２２のマスクによって形成したが、
金の蒸着層２１をリフトオフ法によって選択的に形成し
た後にめっきを施してもよく、この場合にはフォトレジ
スト層２２によるマスクの形成及び金の蒸着層２１のエ
ツチングを必要としない。

〔発明の効果〕

以上述べたように本発明によれば、バイアホール内に設
けられるめっき層を、半導体基板の全面に設けられた複
数のバイアホールの夫々について均一に形成できるので
、ＦＥＴ素子の製造歩留りが顕著に向上する。

【図面の簡単な説明】

第１図ｇ　”　ｆは本発明の一実施例のＧａＡｓ　ＦＥ
Ｔの製造方法を工程順に示すいずれも断面図、第１図ｇ
は第１図すの平面図、第２図ｇ　−ｄ　、および第３図
ｇ　”　ｄはいずれも夫々が従来例のＧａＡｓ　ＦＥＴ
の製造方法を工程順に示す断面図、第２図ｅは第２図ｇ
の平面図、第３図ｅは第３図ｇの平面図である。 １０１−−−一半導体基板 １１−−−−１１Ｊ作層 １２５−−−−ソース電極 １２Ｄ−−−−ドレイン電極 １２Ｇ−−−−ゲート電極 １３−−一−ソース領域 １４−−−−ドレイン領域 １５−−−一素子分離領域の低抵抗層 １６−−−一低抵抗層上の電極 １７−−−一支持台 １９−一−−バイアホール ２０−−−一金のめっき層 ２１−−−一金の蒸着層

Claims (1)

【特許請求の範囲】
1. 　半絶縁性半導体基板の表面側に素子分離領域によって
   離間した電界効果トランジスタ素子予定領域を形成する
   工程と、前記素子分離領域の一部にソース領域形成予定
   域と接続する低抵抗領域を形成する工程と、前記電界効
   果トランジスタ素子予定領域にソース、ゲートおよびド
   レイン各電極を形成する工程と、前記低抵抗領域の一部
   に前記ソース、ゲートおよびドレイン各電極とは独立し
   た電極を形成する工程と、前記半導体基板の裏面側に研
   摩を施して所定の厚さにした後ソース電極に達するバイ
   アホールを設ける工程と、前記低抵抗領域の一部に形成
   された電極を陰極として前記バイアホール内にめっき層
   を形成する工程とを含むことを特徴とする電界効果トラ
   ンジスタの製造方法。