JPS59149062A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS59149062A JPS59149062A JP58022744A JP2274483A JPS59149062A JP S59149062 A JPS59149062 A JP S59149062A JP 58022744 A JP58022744 A JP 58022744A JP 2274483 A JP2274483 A JP 2274483A JP S59149062 A JPS59149062 A JP S59149062A
- Authority
- JP
- Japan
- Prior art keywords
- diode
- layer
- schottky
- ions
- implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路の製造方法に係り、特にその要
素としてのショットキバリアダイオードを形成する製造
方法に関するものである。
素としてのショットキバリアダイオードを形成する製造
方法に関するものである。
半導体集積回路に含まれるショットキバリアダイオード
は、特にショットキゲートＦＥＴ（電界効果ｌ・ランジ
スタ）金主な能動素子として持つＧａＡｓ等の化合物半
導体集積Ｎ路においては、従来ケート金属を用いて形成
されていた。そのため第１図のように半導体基板１にゲ
ート金属３をマスクとしてｎ９イオン５をイオン打込み
を行なうセルフアラインメント形の素子においては、高
濃度ｎ＋層４をダイオードとして兼ねることができず、
大きな接合容量を持ったダイオードが必要な時等には新
たにそのためのイオン打込みを行なう必要があった。
は、特にショットキゲートＦＥＴ（電界効果ｌ・ランジ
スタ）金主な能動素子として持つＧａＡｓ等の化合物半
導体集積Ｎ路においては、従来ケート金属を用いて形成
されていた。そのため第１図のように半導体基板１にゲ
ート金属３をマスクとしてｎ９イオン５をイオン打込み
を行なうセルフアラインメント形の素子においては、高
濃度ｎ＋層４をダイオードとして兼ねることができず、
大きな接合容量を持ったダイオードが必要な時等には新
たにそのためのイオン打込みを行なう必要があった。
なお、図において２はｎ型活性層である。
本発明の目的は、ＦＥＴの能動層よシ高濃度の層にショ
ットキバリアダイオードを形成し、しかもそのイオン打
込みをオーミック接触用のｎ＋層打込みと兼ねる方法を
提供することにある。
ットキバリアダイオードを形成し、しかもそのイオン打
込みをオーミック接触用のｎ＋層打込みと兼ねる方法を
提供することにある。
第１図に示すセルフアラインメント形の素子を持つ集積
回路では、大きな接合容量を持つダイオードを作る場合
にもゲート電極の下にｎ＋イオン打込みを行なうことが
できない。そこで第二層の配線金属を層間絶縁膜に開け
た穴（コンタクトホール）を介してｎ９イオン打込みを
行なった半導体に直接接触させてショットキダイオード
を形成することにより大容量のダイオードを得る。
回路では、大きな接合容量を持つダイオードを作る場合
にもゲート電極の下にｎ＋イオン打込みを行なうことが
できない。そこで第二層の配線金属を層間絶縁膜に開け
た穴（コンタクトホール）を介してｎ９イオン打込みを
行なった半導体に直接接触させてショットキダイオード
を形成することにより大容量のダイオードを得る。
以下、本発明の一実施例を第２図によシ説明する。まず
半絶縁性ＧａＡＳ基板結晶１中の集積回路の能動層部分
となる領域に、イオン打込み法によりチャネルを形成す
る。第２図（ａ）はその様子を示したもので、例えば半
絶縁性ＧａＡｓ基板１を、適当な表面処理を施した後、
通常のホ） ＩＪソゲラフイエ程によシイオン打込みさ
れる部分のみに開口部を持つマスク６を形成する。この
場合、打ち込む不純物はＳｉ＋であり、ｎ型チャネル層
２０打込みエネルギーは７５ｋｅ■、ドーズ量は２×１
０”ｃｒｎ−”である。次にゲート電極３として高耐熱
電極であるタングステンあるいはチタンタングステンを
スパッタ法あるいは電子ビーム蒸着法で被層する。そし
てこのゲート電極３をマスクとしてｎ０層１０のイオン
打込み（５）ヲ行ないセルフアライメント型のＦＥＴ’
！ｉ形成する。この時第２図（ａ）の左に示すようにダ
イオード部にも高濃度イオン打込みを行い、大容量のシ
ョットキダイオードの活性層４とする。打込みイオンは
Ｓｉで打込みエネルギーは１５０ ｋ ｅ Ｖ、 ド
ーズ量ｌＸ１０ｔｓｃｒｒ１−２である。ＣＶＤ５ｉ０
２を保護膜とした８０００２０分間のアニールの後同図
（ｂ）に示すようにオーミック電極７の形成を行なう。
半絶縁性ＧａＡＳ基板結晶１中の集積回路の能動層部分
となる領域に、イオン打込み法によりチャネルを形成す
る。第２図（ａ）はその様子を示したもので、例えば半
絶縁性ＧａＡｓ基板１を、適当な表面処理を施した後、
通常のホ） ＩＪソゲラフイエ程によシイオン打込みさ
れる部分のみに開口部を持つマスク６を形成する。この
場合、打ち込む不純物はＳｉ＋であり、ｎ型チャネル層
２０打込みエネルギーは７５ｋｅ■、ドーズ量は２×１
０”ｃｒｎ−”である。次にゲート電極３として高耐熱
電極であるタングステンあるいはチタンタングステンを
スパッタ法あるいは電子ビーム蒸着法で被層する。そし
てこのゲート電極３をマスクとしてｎ０層１０のイオン
打込み（５）ヲ行ないセルフアライメント型のＦＥＴ’
！ｉ形成する。この時第２図（ａ）の左に示すようにダ
イオード部にも高濃度イオン打込みを行い、大容量のシ
ョットキダイオードの活性層４とする。打込みイオンは
Ｓｉで打込みエネルギーは１５０ ｋ ｅ Ｖ、 ド
ーズ量ｌＸ１０ｔｓｃｒｒ１−２である。ＣＶＤ５ｉ０
２を保護膜とした８０００２０分間のアニールの後同図
（ｂ）に示すようにオーミック電極７の形成を行なう。
オーミック電極にはＡ ｕ Ｇ ｅ ／ Ｎ Ｉ ／
Ａ ｕの三層構造を真空蒸着し、４００Ｃ３分間アロ
イを行なって形成する。
Ａ ｕの三層構造を真空蒸着し、４００Ｃ３分間アロ
イを行なって形成する。
図に示すようにＦＥＴのソース、ドレイン部α〔および
ショットキダイオードのオーミック電極７にリフトオフ
法によってパターンニングを行なう。
ショットキダイオードのオーミック電極７にリフトオフ
法によってパターンニングを行なう。
次いでリン濃度５モル％のＰ２Ｏ（ＩＪン含有ガラス）
膜をＣＶＤ法によって全面に被着し層間絶縁膜８とする
。（第２図（Ｃ）。）この絶縁膜にダイオードのショッ
トキ電極を含む必要な部分に穴明けを行ない、ＭＯＺＡ
ｕを蒸着してＡｒイオンミリングでパターンニングを行
なうことによシ最後の第２層配線９を形成する。この配
線９は集積回路の中の各素子の電気的接続を行なうと共
に、ショットキダイオードのショットキ１Ｍ、ａともな
っている。この点が本発明において重要な点である。第
２図（ｄ）は児成した集積回路の断面図である。
膜をＣＶＤ法によって全面に被着し層間絶縁膜８とする
。（第２図（Ｃ）。）この絶縁膜にダイオードのショッ
トキ電極を含む必要な部分に穴明けを行ない、ＭＯＺＡ
ｕを蒸着してＡｒイオンミリングでパターンニングを行
なうことによシ最後の第２層配線９を形成する。この配
線９は集積回路の中の各素子の電気的接続を行なうと共
に、ショットキダイオードのショットキ１Ｍ、ａともな
っている。この点が本発明において重要な点である。第
２図（ｄ）は児成した集積回路の断面図である。
本発明によれば、従来の方法ではＦＥＴの活性層と同じ
キャリア濃度でなければ形成できなかったショットキダ
イオードのキャリア濃度を高くすることができ、大容量
のダイオードを得ることができる。また、従来の方法で
はダイオードのキャリア濃度を最適化するためには、工
程を増やしてそのためのイオン打込みを行う必要があっ
たが本発明の方法によれば、ｎ＋イオン打込みの条件を
適当に選べば、少い工程で最適なキャリア濃度のダイオ
ードを得られ、優れた性能を実現することができる。例
えば、容量結合を用いた集積回路では大容量を必要とし
、集積化を図る上で、チップ面積が大きくなる。本発明
の製造方法でダイオ−ドラ製作すると約ダイオード面棟
が１／３になシ、容量結合型回路を用いた集積回路は高
集積化を可能にした。
キャリア濃度でなければ形成できなかったショットキダ
イオードのキャリア濃度を高くすることができ、大容量
のダイオードを得ることができる。また、従来の方法で
はダイオードのキャリア濃度を最適化するためには、工
程を増やしてそのためのイオン打込みを行う必要があっ
たが本発明の方法によれば、ｎ＋イオン打込みの条件を
適当に選べば、少い工程で最適なキャリア濃度のダイオ
ードを得られ、優れた性能を実現することができる。例
えば、容量結合を用いた集積回路では大容量を必要とし
、集積化を図る上で、チップ面積が大きくなる。本発明
の製造方法でダイオ−ドラ製作すると約ダイオード面棟
が１／３になシ、容量結合型回路を用いた集積回路は高
集積化を可能にした。
第１図はセルフアラインメント型Ｆ’ＥＴの００イオン
打込み工程を示す断面図、Ｗ、２図は本発明の集積回路
のプロセスを示す断面図である。 １・・・半絶縁性ＧａＡｓ基板結晶、２・・・ｎ型活性
層、３・・・ゲート電極、４・・・高濃度ｎ９層、５・
・・Ｓｉイオンビーム、６・・・ホトレジスト、７・・
・オーミック電極、８・・・層間絶縁膜、９・・・配線
金属。 代理人 弁理士 高橋明夫
打込み工程を示す断面図、Ｗ、２図は本発明の集積回路
のプロセスを示す断面図である。 １・・・半絶縁性ＧａＡｓ基板結晶、２・・・ｎ型活性
層、３・・・ゲート電極、４・・・高濃度ｎ９層、５・
・・Ｓｉイオンビーム、６・・・ホトレジスト、７・・
・オーミック電極、８・・・層間絶縁膜、９・・・配線
金属。 代理人 弁理士 高橋明夫
Claims (1)
- 二層配線を有する半導体集積回路を製造するに当って、
第二層の配線金属をショットキ・メタルに用いて形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022744A JPS59149062A (ja) | 1983-02-16 | 1983-02-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022744A JPS59149062A (ja) | 1983-02-16 | 1983-02-16 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59149062A true JPS59149062A (ja) | 1984-08-25 |
| JPH0434830B2 JPH0434830B2 (ja) | 1992-06-09 |
Family
ID=12091207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58022744A Granted JPS59149062A (ja) | 1983-02-16 | 1983-02-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59149062A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081859A (ja) * | 1983-10-11 | 1985-05-09 | Matsushita Electric Ind Co Ltd | シヨツトキ−障壁半導体装置 |
-
1983
- 1983-02-16 JP JP58022744A patent/JPS59149062A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081859A (ja) * | 1983-10-11 | 1985-05-09 | Matsushita Electric Ind Co Ltd | シヨツトキ−障壁半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434830B2 (ja) | 1992-06-09 |
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