JPH01143518A - 同期パルス発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は従来のクロック周波数の半分のクロック周波数
で、従来の１クロック分の同期パルスを得ることができ
る同期パルス信号発生装置を提供するものである。

従来の技術 入力信号の到来（立ち上がり）により、リセットしてか
ら計数を開始する一般的なりロック計数カウンタは、そ
のリセット信号に、従来、計数カウンタのクロック信号
と同一のクロック信号を用い、第３図示の回路図のよう
に構成される。

すなわち、従来装置は、第１．第２．第３のフリップフ
ロップ（Ｄ型、以下、Ｆ、Ｆと記す）１．２．３を有し
、第１のＦ、Ｆｌは入力端子（Ｄ）が電源電位に固定さ
れ、クロック入力端子（ＣＫ）入力信号印加端子２０に
接続され、第２゜第３０Ｆ、Ｆ２．３は、各々クロック
入力端子（ＣＫ）がクロック（ＣＫ２）の信号印加端子
２１に接続され、入力端子（Ｄ）が、各々前段の非反転
出力信号端子（Ｑ）に接続されると共に２人カ一致ゲー
ト（ＮＡＮＤＷＡ路）１３の一方の入力端子に印加され
、他方の入力端子に前記第３のＦ、Ｆ３の非反転出力信
号が印加され、前記一致ゲート１３の出力信号が、別の
２人カ一致ゲート（ＮＡＮＤ回路）１６の一方の入力端
子に印加され、その他方の入力端子に外部リセット入力
信号が印加され、前記一致ゲート１６の出力信号が前記
第１のＦ、Ｆｌのリセット入力端子（Ｒ）に印加され、
前記第２゜第３のＦ、Ｆ２，３のリセット入力端子（Ｒ
）に外部リセット入力信号が、反転ゲート（インｌく一
タ回路）１７を介して印加されている。その動作波形図
を第４図に示す。第４図で、ＣＫ２は第２クロツク入力
信号、Ｘは入力信号、Ｆｌ、Ｆ２゜Ｆ３は第１．第２．
第３のＦ、Ｆｌ、２．３の各出力信号、３，６は各々一
致ゲート１３．１６の出力である。

まず、入力信号の立ち上がりエツジが到来すると、第１
のＦ、ＦｌのＱ出力、すなわちＦ１波形”０”から”１
”に移行するので、次のＣＫ２波形の立ち上がりエツジ
の時刻ｔＩで第２のＦ、ＦのＱ出力すなわち、Ｆ２波形
が”０”から”１”に移行し、さらに、次のＣＫ２波形
の立ち上がりエツジの時刻ｔ２でＦ３波形が°０”から
”１“に移行する。その結果、２人力ＮＡＮＤ回路の一
致ゲート３０入力には”１“がそろい、その出力が０”
に移行し、リセットパルスを出力すると共にＦ１波形を
°Ｏ゛に復帰させる。従って時刻ｔ３でＦ２波形が０゛
に復帰してリセットパルスが終了し、さらに時刻ｔ４で
Ｆ３波形が”０”に復帰する。以上のように動作するこ
とにより。

時刻ｔ２から時刻ｔ３までの１クロック間リセットパル
スが得られる。

発明が解決しようとする問題点 しかしながら、以上に示した同期パルス発生装置（計数
カウンタのリセットパルス発生）では、入力信号Ｘの取
り込み誤差を計数カウンタのクロック周期内に押えるた
め、計数カウンタのクロック入力信号のＣＫ２波形と同
一のクロック信号を用いる。

一方、このクロック入力信号のＧＫ２波形はシステムに
おける最高動作周波数であることが多く、また、集積回
路としてバイポーラロジックにより集積化する場合にプ
ロセスの特性としてぎりぎりの動作周波数であることが
多い。

しかし、この場合、最高動作周波数は高いが、消費電流
が太き（、ＩＣ化した場合、チップサイズも大きくなる
ことから、動作周波数はできるだけ減少させた方が望ま
しい。

問題点を解決するための手段 以上のような問題点を解決するために、本発明は、入力
クロック信号の半分の周波数で動作力（保証されている
信号の入力で動作させ、かつ同期ｌくルスとして上で述
べたリセットパルスと同一の信号を得るようにしたもの
である。

作用 フリップフロップのクロック信号を入力クロック信号Ｃ
Ｋ２の半分（ＣＫ２／２）にすることにより、計数カウ
ンタの初段のＦ、Ｆのみエミッタ・カップルド・ロジッ
ク（ＥＣＬ）で実現し、残り全てをインテグレーテッド
・インジェクション・ロジック（ＩＩＬ）で実現するこ
とができる。

実施例 本発明の実施例を第１図、第２図を用いて説明する。第
１図が実施例の回路構成図であり、第２図がその動作タ
イミング図である。

第１のＦ、Ｆｌの入力端子（Ｄ）が電源電位に固定され
、クロック入力端子（ＣＫ）が入力信号印加端子２０に
接続され、第２のＦ、Ｆ２のクロ・ツク入力端子（ＣＫ
）がクロック信号印加端子２１に直接接続され、同タロ
ツク信号は、反転ゲート１０を介して第３のＦ、Ｆ３に
接続され、前記第１のＦ、Ｆｌの反転出力端子（Ｑ）の
信号が第１の一致ゲート（２人力ＮＡＮＤ回路）１１の
一方の入力端子に印加され、その一致ゲート１１の出力
端子が第２の一致ゲート（ＮＡＮＤ回路）１２の一方の
入力端子に接続され、同第２の一致ゲート１２の他方の
入力端子に入力信号が印加され、その出力端子が、第１
．第２０Ｆ、Ｆ２，３の各々リセット入力端子に接続さ
れ、第２のＦ、Ｆ２の非反転出力端子（Ｑ）の信号が第
３の一致ゲート（ＮＡＮＤ回路）１３の一方の入力端子
に印加され、その他方の入力端子に、第３のＦ、Ｆ３の
非反転出力端子（Ｑ）の信号が印加され、また、第２０
Ｆ、Ｆ２の反転出力信号が第４の一致ゲート（ＮＡＮＤ
回路）１４の一方の入力端子に印加され、その他方の入
力端子に第３のＦ、Ｆ３の反転出力信号が印加され、そ
の出力が第５の一致ゲート（ＮＡＮＤ回路）１５の一方
の入力端子に接続される。そして、この第５の一致ゲー
ト１５の他方の入力端子には外部リセット入力端子印加
端子２２の信号が入力される。また、このリセット信号
は第６の一致ゲート（ＮＡＮＤ回路）１６の一方の入力
端子に接続される。第５の一致ゲート１５の出力端子が
第１の一致ゲートの他方の入力端子に接続され、第６の
一致ゲート１６の出力信号が、前記第１のＦ、Ｆｌのリ
セット入力端子（Ｒ）に印加されている。

この実施例構成を、第２図の動作タイミング図に照して
説明すると、まず、入力信号Ｘの立ち上がりエツジが到
来すると、第１０Ｆ、Ｆｌの反転出力端子（Ｑ）の出力
が”１”から”０″に移行することにより、第１の一致
ゲート１１の出力が”０”から”１”に移行し、その時
点で入力信号Ｘはハイレベルであるから第２の一致ゲー
ト１２の出力は”１“から”Ｏ”に移行し、第２．第３
のＦ、Ｆ２，３の各リセットが解除され、第２図におけ
る時刻ｔｌで第２のＦ、Ｆ２の非反転出力（Ｑ）の出力
信号Ｆ２が”０°から”１”に移行し、時刻ｔ２で第３
０Ｆ、Ｆの非反転出力（Ｑ）出力信号Ｆ３が“Ｏ″から
”１”に移行する。その結果、第３の一致ゲート１３の
入力には”１”がそろい、その出力が”０”に移行し、
リセットパルスを出力すると共にＦｌ波形を“１″に復
帰させる。Ｆ２．Ｆ３の各波形は各々時刻ｊ３　＋　ｊ
４で−１”から“０”に戻り時刻ｔ２がらｔ３までのハ
ーフクロック間リセットパルスが得られる。また、第４
の一致ゲート１４の出力に時刻ｔ１がらｔ４までハイレ
ベルの信号を作成することによ゛　リ、ｔ４以後、第２
．第３のＦ、Ｆ２，３をリセットし、それらの各クロッ
ク入力を受けっけないようにしている。

以上本発明の実施例の動作を説明したように、時刻ｔ２
からｔ３までの間リセットパルス（同期パルス）が得ら
るのは、従来と全く同じであるが、その出力端子２３の
信号（Ｐ）クロック周波数ＣＫＩの半分となっている。

発明の効果 以上に示したように、本発明の同期パルス発生装置では
、クロック入力信号を従来の周波数に対して半分に落し
ても、従来と同一の同期パルスを得ることができ、その
結果ＩＣのチップサイズの縮小や消費電力の低減が可能
になるなど大なる結果を呈するものである。

【図面の簡単な説明】

第１図は本発明の実施例の回路構成図、第２図はその各
部の動作波形図、第３図、第４図は従来技術による同期
パルス発生装置の回路構成図とその動作波形図である。 １〜３・・・・・・第１〜第３のフリップフロップ、１
１〜１６・・・・・・一致ゲート、２０・・・・・・ク
ロック入力信号印加端子、２１・・・・・・入力信号Ｘ
印加端子、２２・・・・・・外部リセット入力信号印加
端子、２３・・・・・・同期パルス（リセットパルス）
出力端子。 代理人の氏名　弁理士　中尾敏男　ばか１名区　Ｅ　Ｉ
ｇ　Ｋ　Ｌ　＝シ命こぶヱツ３Ｃ１ 姻な ｃ、８＆

Claims (1)

【特許請求の範囲】
1. 入力信号によりリセット（あるいはセット）が解除され
   るフリップフロップを２個備え、各々のクロック入力端
   子に互いに逆極性のクロック入力信号が印加され、入力
   信号到来後に前記２個のフリップフロップがクロック入
   力信号を１回のみ１／２分周し、ハーフクロック間、同
   期パルスを出力することを特徴とする同期パルス発生装
   置。