JPH01144665A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01144665A JPH01144665A JP30434087A JP30434087A JPH01144665A JP H01144665 A JPH01144665 A JP H01144665A JP 30434087 A JP30434087 A JP 30434087A JP 30434087 A JP30434087 A JP 30434087A JP H01144665 A JPH01144665 A JP H01144665A
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Landscapes
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- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は複数の素子が１チツプ化された半導体装置の
製造方法に関するものである。
製造方法に関するものである。
（従来の技術）
従来、高電力パワートランジスタと制御回路を１チツプ
化した半導体装置の製造方法が、電気学会研究会資料（
ＥＤＤ−８７−６１）に示されている。即ち、第５図（
ａ）〜（ｅ）に示す製造工程において、同図（ａ）に示
すようにシリコン基板１，２にＳｉＯ２膜３，４を形成
後、同図（ｂ）に示すように両基板１，２を直接接合し
、さらに、同図（Ｃ）に示すように縦型パワーＭＯ３＋
〜ランジスタ形成のために一部の３ｉ部、５ｉ０２部を
除去する。その後、同図（ｄ）に示ずように基板（ウェ
ハ）上をエピタキシャル成長した後（エピタキシャル層
５を形成した後）、表面を平坦化するためにエツチング
する（同図（ｅ））。その後、５ｉ０２膜３，４及び分
離層６にて分離された領域Ｐ１を形成し、この領域Ｐ１
にＮチャネルトランジスタ、Ｐチャネルトランジスタ等
を形成するとともに、エピタキシャル層５の領域Ｐ２に
パワーＭＯＳトランジスタを形成するものである。
化した半導体装置の製造方法が、電気学会研究会資料（
ＥＤＤ−８７−６１）に示されている。即ち、第５図（
ａ）〜（ｅ）に示す製造工程において、同図（ａ）に示
すようにシリコン基板１，２にＳｉＯ２膜３，４を形成
後、同図（ｂ）に示すように両基板１，２を直接接合し
、さらに、同図（Ｃ）に示すように縦型パワーＭＯ３＋
〜ランジスタ形成のために一部の３ｉ部、５ｉ０２部を
除去する。その後、同図（ｄ）に示ずように基板（ウェ
ハ）上をエピタキシャル成長した後（エピタキシャル層
５を形成した後）、表面を平坦化するためにエツチング
する（同図（ｅ））。その後、５ｉ０２膜３，４及び分
離層６にて分離された領域Ｐ１を形成し、この領域Ｐ１
にＮチャネルトランジスタ、Ｐチャネルトランジスタ等
を形成するとともに、エピタキシャル層５の領域Ｐ２に
パワーＭＯＳトランジスタを形成するものである。
（発明が解決しようとする問題点）
ところが、上述した従来の半導体装置の製造方法におい
ては、縦型素子（パワーＭＯＳトランジスタ）を形成す
るための領域Ｐ２はシリコン基板１．２、ＳｉＯ２膜３
，４の一部を取り除いた後エピタキシャル層５を形成さ
せ、さらに、素子形成のための研磨という工程が必要と
なり、工程が複雑で歩留りが低くロス１〜アツプになる
という問題力くあった。
ては、縦型素子（パワーＭＯＳトランジスタ）を形成す
るための領域Ｐ２はシリコン基板１．２、ＳｉＯ２膜３
，４の一部を取り除いた後エピタキシャル層５を形成さ
せ、さらに、素子形成のための研磨という工程が必要と
なり、工程が複雑で歩留りが低くロス１〜アツプになる
という問題力くあった。
（発明の目的）
この発明の目的は上記問題点を解消し、製造が容易で安
価な絶縁分離された半導体装置の製造方法を提供するこ
とにある。
価な絶縁分離された半導体装置の製造方法を提供するこ
とにある。
（問題点を解決するための手段）
この発明は上記目的を達成すべく、第１の半導体基板内
あるいはその主表面の所定領域に絶縁膜を形成する工程
と、前記第１の半導体基板の主表面を平滑化する工程と
、前記第１の半導体基板の ′主表面と平滑な第２の
半導体基板の主表面を接合する工程と、前記第１の半導
体基板あるいは第２の半導体基板に前記絶縁膜に至る分
離層を形成して、電気的に分離される領域を区切る工程
と、前記分離層にて分離された各領域に素子を形成する
工程とを備える半導体装置の製造方法をその要旨とする
ものである。
あるいはその主表面の所定領域に絶縁膜を形成する工程
と、前記第１の半導体基板の主表面を平滑化する工程と
、前記第１の半導体基板の ′主表面と平滑な第２の
半導体基板の主表面を接合する工程と、前記第１の半導
体基板あるいは第２の半導体基板に前記絶縁膜に至る分
離層を形成して、電気的に分離される領域を区切る工程
と、前記分離層にて分離された各領域に素子を形成する
工程とを備える半導体装置の製造方法をその要旨とする
ものである。
（第１実施例）
以下、この発明を具体化した第１実施例を第１図（ａ）
〜（Ｑ）に従って説明する。
〜（Ｑ）に従って説明する。
第１図（ａ）に示すように、例えば５〜１０Ω−ｃｍの
Ｎ型（１００）のＮ２リコン基板１１にＰ（リン）、Ａ
Ｓ（ヒ素〉等の拡散によりＮ＋層１２を形成し、そのＮ
＋層１２上に絶縁膜としての熱酸化膜（ＳｉＯ２）１３
を、例えば１００Ｏ′Ｃスチーム中で０．５〜１μｍの
膜厚で形成する。
Ｎ型（１００）のＮ２リコン基板１１にＰ（リン）、Ａ
Ｓ（ヒ素〉等の拡散によりＮ＋層１２を形成し、そのＮ
＋層１２上に絶縁膜としての熱酸化膜（ＳｉＯ２）１３
を、例えば１００Ｏ′Ｃスチーム中で０．５〜１μｍの
膜厚で形成する。
次に、第１図（ｂ）に示すように、前記熱酸化膜１３の
不要部分を除去した後、いわゆるエピタキシャル成長を
１０００〜１２００′ＣでＰ、ＡＳの不純物を流しなが
ら行い、０．５〜５μｍの膜厚の高温度Ｎ・のエピタキ
シャル層１４を成長させる。このとき、熱酸化膜１３上
はＮ＋ポリシリコン層１５が形成される。尚、エピタキ
シャル成長時に不純物を導入せずに、後から拡散、イオ
ン注入によりＮ＋高濃度部を形成してもよい。この第１
図（ｂ）に示ず基板がその基板内の所定領域に絶縁膜を
形成した第１の半導体基板となる。
不要部分を除去した後、いわゆるエピタキシャル成長を
１０００〜１２００′ＣでＰ、ＡＳの不純物を流しなが
ら行い、０．５〜５μｍの膜厚の高温度Ｎ・のエピタキ
シャル層１４を成長させる。このとき、熱酸化膜１３上
はＮ＋ポリシリコン層１５が形成される。尚、エピタキ
シャル成長時に不純物を導入せずに、後から拡散、イオ
ン注入によりＮ＋高濃度部を形成してもよい。この第１
図（ｂ）に示ず基板がその基板内の所定領域に絶縁膜を
形成した第１の半導体基板となる。
次に、第１図（Ｃ）に示すように、シリコン基板１１の
主表面を、いわゆる鏡面研磨してエピタキシャル層１４
及びポリシリコン層１５を同じ高さになるように平滑な
表面を形成する。
主表面を、いわゆる鏡面研磨してエピタキシャル層１４
及びポリシリコン層１５を同じ高さになるように平滑な
表面を形成する。
引続き、第１図（ｄ）に示すＰ、Ａｓ、Ｓｂ等を含んだ
第２の半導体基板としての単結晶のＮ＋シリコン基板１
６を用意するとともに、この基板１６の主表面を鏡面研
磨する。そして、この２枚の基板ＩＬ１６の主表面を、
例えばＲＣＡ洗浄等によりホコリ、その他油脂分のない
クリーンな面にする。そして、第１図（ｅ）に示すよう
に、この両基板１．１．１６の鏡面（主表面）どうしを
接着し、８００〜１２００’Ｃの炉の中に挿入し両基板
１１．１６の主表面を、いわゆる直接接合にて強固な接
合とする。第１図（ｅ）においては、下側にＮ＋シリコ
ン基板１６が、上側にＮ−シリコン基板１１が位置して
いる。
第２の半導体基板としての単結晶のＮ＋シリコン基板１
６を用意するとともに、この基板１６の主表面を鏡面研
磨する。そして、この２枚の基板ＩＬ１６の主表面を、
例えばＲＣＡ洗浄等によりホコリ、その他油脂分のない
クリーンな面にする。そして、第１図（ｅ）に示すよう
に、この両基板１．１．１６の鏡面（主表面）どうしを
接着し、８００〜１２００’Ｃの炉の中に挿入し両基板
１１．１６の主表面を、いわゆる直接接合にて強固な接
合とする。第１図（ｅ）においては、下側にＮ＋シリコ
ン基板１６が、上側にＮ−シリコン基板１１が位置して
いる。
このとき、例えば将来縦型のパワーＭＯＳトランジスタ
を形成する場合、エピタキシャル層１４とＮ＋シリコン
基板１６との接合部分は単結晶化しているので接合部の
抵抗成分が非常に小さくなり高性能化を計ることができ
る。
を形成する場合、エピタキシャル層１４とＮ＋シリコン
基板１６との接合部分は単結晶化しているので接合部の
抵抗成分が非常に小さくなり高性能化を計ることができ
る。
次に、第１図（ｆ＞に示すように、Ｎ−シリコン基板１
１を必要ならば所定の厚さに研磨したのちに、Ｎ−シリ
コン基板１１に対しトレンチアイソレーションを形成し
て熱酸化膜１３を用いて電気的に分離される領域Ｐ３．
Ｐ４を区切るための分離層を形成する。このトレンチア
イソレーションは例えばＳｉＯ２膜等をマスク（図示ゼ
ず）として、リアクティブイオンエツチングでＮ−シリ
コン基板１１を部分的に熱酸化膜１３までエツチング除
去し熱酸化膜１３に至るトレンチを形成してその側壁に
熱酸化又はＣＶＤにより分離層としての酸化膜１７を形
成し、さらに、このトレンチ部に分離層としてのポリシ
リコン１８を埋め込み余分な部分を研磨にて除去するこ
とにより行われる。
１を必要ならば所定の厚さに研磨したのちに、Ｎ−シリ
コン基板１１に対しトレンチアイソレーションを形成し
て熱酸化膜１３を用いて電気的に分離される領域Ｐ３．
Ｐ４を区切るための分離層を形成する。このトレンチア
イソレーションは例えばＳｉＯ２膜等をマスク（図示ゼ
ず）として、リアクティブイオンエツチングでＮ−シリ
コン基板１１を部分的に熱酸化膜１３までエツチング除
去し熱酸化膜１３に至るトレンチを形成してその側壁に
熱酸化又はＣＶＤにより分離層としての酸化膜１７を形
成し、さらに、このトレンチ部に分離層としてのポリシ
リコン１８を埋め込み余分な部分を研磨にて除去するこ
とにより行われる。
引続き、分離層（酸化膜１７．ポリシリコン１８）にて
分離された各領域Ｐ３．Ｐ４に素子を形成する。即ち、
両基板１１．１６の３ｉどうしが接合している部分（領
域Ｐ３）に、通常の方法で第１図（ＣＩ）に示す縦型の
パワーＭＯ８ｌ〜ランジスタ１９を形成し、Ｎ＋シリコ
ン基板１６の領域をドレイン部として利用する。一方、
熱酸化膜１３及び酸化膜１７．ポリシリコン１８で分離
された領域Ｐ４（第１図（ｆ））は本実施例においては
ＮＷｅｌ＋をイオン注入、ドライブインで形成し任意の
濃度の領域２０を形成させ、ＰチャネルＭＯＳトランジ
スタ２１を形成する。尚、第１図（Ω）＋ 中、２２はＰ 領域、２３はＰ領域、２４はＮ＋領領域
ある。
分離された各領域Ｐ３．Ｐ４に素子を形成する。即ち、
両基板１１．１６の３ｉどうしが接合している部分（領
域Ｐ３）に、通常の方法で第１図（ＣＩ）に示す縦型の
パワーＭＯ８ｌ〜ランジスタ１９を形成し、Ｎ＋シリコ
ン基板１６の領域をドレイン部として利用する。一方、
熱酸化膜１３及び酸化膜１７．ポリシリコン１８で分離
された領域Ｐ４（第１図（ｆ））は本実施例においては
ＮＷｅｌ＋をイオン注入、ドライブインで形成し任意の
濃度の領域２０を形成させ、ＰチャネルＭＯＳトランジ
スタ２１を形成する。尚、第１図（Ω）＋ 中、２２はＰ 領域、２３はＰ領域、２４はＮ＋領領域
ある。
この場合、ＮＷｅｌ＋を形成したが、ｐＷｅｌ＋を形成
しＮチャネルＭＯＳトランジスタ又はバイポーラトラン
ジスタを形成することもでき、さらに、それらを組合せ
てロジック回路を形成してもよい。
しＮチャネルＭＯＳトランジスタ又はバイポーラトラン
ジスタを形成することもでき、さらに、それらを組合せ
てロジック回路を形成してもよい。
又、第１図（Ｑ）においては、熱酸化膜１３及び酸化膜
１７．ポリシリコン１８で分離された領域Ｐ４は１つし
か示さなかったが、複数個の分離領域を形成してもにい
ことはいうまでもない。
１７．ポリシリコン１８で分離された領域Ｐ４は１つし
か示さなかったが、複数個の分離領域を形成してもにい
ことはいうまでもない。
続いて、ポリシリコングー１〜、ソース、ドレイン不純
物領域、配線層等（図示せず）を形成し、複合ＩＣを形
成する。
物領域、配線層等（図示せず）を形成し、複合ＩＣを形
成する。
このように本実施例においては、従来の半導体装置の製
造方法においては工程が複雑で歩留りが低くコストが高
くなっていたが、従来必要だった両基板１，２及びＳｉ
Ｏ２膜３，４の一部を除去するためのエツチング等の工
程を不要にし、簡単な工程にて素子が分離できる半導体
装置を製造することができる。よって、製造が容易で安
価な半導体装置とすることができる。
造方法においては工程が複雑で歩留りが低くコストが高
くなっていたが、従来必要だった両基板１，２及びＳｉ
Ｏ２膜３，４の一部を除去するためのエツチング等の工
程を不要にし、簡単な工程にて素子が分離できる半導体
装置を製造することができる。よって、製造が容易で安
価な半導体装置とすることができる。
（第２実施例）
次に、この発明の第２実施例を第２図（ａ）。
（ｂ）を用いて説明する。
上記第１実施例では熱酸化膜１３上及び同熱酸化膜１３
で覆われていないＮ＋層１２上にエピタキシャル層１４
及びＮ＋ポリシリコン層１５を高温において成長したが
、第２図（ａ）に示すように、プラズマデポジションに
よりアモルファスシリコン層２５を形成する。その後、
いわゆる固相エピタキシャル成長（５００〜１１００°
Ｃの熱処理）を行い、少なくとも単結晶（Ｎ＋１ｉ１２
）上のアモルファス層は固相エピタキシャル成長しその
大部分を単結晶シリコン化させるとともに熱酸化膜１３
上はポリシリコンに変化させる。
で覆われていないＮ＋層１２上にエピタキシャル層１４
及びＮ＋ポリシリコン層１５を高温において成長したが
、第２図（ａ）に示すように、プラズマデポジションに
よりアモルファスシリコン層２５を形成する。その後、
いわゆる固相エピタキシャル成長（５００〜１１００°
Ｃの熱処理）を行い、少なくとも単結晶（Ｎ＋１ｉ１２
）上のアモルファス層は固相エピタキシャル成長しその
大部分を単結晶シリコン化させるとともに熱酸化膜１３
上はポリシリコンに変化させる。
そして、Ｐ、ＡＳ等を拡散又はイオン注入によりイオン
注入領域をＮ＋高）層面化する。この場合、アモルファ
スシリコン層２５を形成する時、同時に不純物を導入し
Ｎ＋高濃度化してもよい。
注入領域をＮ＋高）層面化する。この場合、アモルファ
スシリコン層２５を形成する時、同時に不純物を導入し
Ｎ＋高濃度化してもよい。
引続き、第２図（ｂ）に示すように、鏡面研磨を行い表
面を平滑にする。゛その後の工程は上述した工程と同じ
ように進める。尚、本実施例では、上記ではアモルファ
スシリコン層２５をプラズマデポジションで形成したが
、ポリシリコン層を形成後、Ｓｉ、Ａｓ、Ｐ等のイオン
注入によりアモルファス化し引続き同相エピタキシャル
成長してもよい。
面を平滑にする。゛その後の工程は上述した工程と同じ
ように進める。尚、本実施例では、上記ではアモルファ
スシリコン層２５をプラズマデポジションで形成したが
、ポリシリコン層を形成後、Ｓｉ、Ａｓ、Ｐ等のイオン
注入によりアモルファス化し引続き同相エピタキシャル
成長してもよい。
（第３実施例）
次に、この発明の第３実施例を説明する。
上記第１実施例では熱酸化膜１３上とＮ−シリコン基板
１１のＮ＋層１２上にエピタキシャル成長させたが、熱
酸化膜１３上及びＮ＋層１２上にＬＰＣＶＤによりポリ
シリコンを形成し、その後Ａｓ等を注入する。続いて、
平滑化のために研磨を行い、その後の工程は前記実施例
と同様に行なう。
１１のＮ＋層１２上にエピタキシャル成長させたが、熱
酸化膜１３上及びＮ＋層１２上にＬＰＣＶＤによりポリ
シリコンを形成し、その後Ａｓ等を注入する。続いて、
平滑化のために研磨を行い、その後の工程は前記実施例
と同様に行なう。
（第４実施例）
次に、この発明の第４実施例を第３図（ａ）〜（ｇ）に
従って説明する。
従って説明する。
第３図（ａ）に示すように、例えば５〜１０Ω・ｃｍの
Ｎ型（１００）の第１の半導体基板としてのシリコン基
板２６にＰ、ＡＳ、Ｓｂ等を含んだＮ＋層２７を形成し
、そのＮ＋層２７上に２００〜１０００Ａのパッドシリ
コン酸化膜２８を酸化により形成する。引続き、５００
〜２００ＯＡのシリコン窒化膜（Ｓ！３Ｎ４）２９をＬ
ＰＣＶＤ法で析出し、所定の領域を通常のホトリソ、エ
ツチングにより除去し、いわゆるＬＯＣＯＳ酸化法によ
り第３図（ｂ）に示す１〜２μｍの絶縁膜としてのＳ
ｉ ０２ ＬＯＣＯ３領域３０を形成する。
Ｎ型（１００）の第１の半導体基板としてのシリコン基
板２６にＰ、ＡＳ、Ｓｂ等を含んだＮ＋層２７を形成し
、そのＮ＋層２７上に２００〜１０００Ａのパッドシリ
コン酸化膜２８を酸化により形成する。引続き、５００
〜２００ＯＡのシリコン窒化膜（Ｓ！３Ｎ４）２９をＬ
ＰＣＶＤ法で析出し、所定の領域を通常のホトリソ、エ
ツチングにより除去し、いわゆるＬＯＣＯＳ酸化法によ
り第３図（ｂ）に示す１〜２μｍの絶縁膜としてのＳ
ｉ ０２ ＬＯＣＯ３領域３０を形成する。
次に、第３図（Ｃ）に示すように、基板２６の主表面を
鏡面研磨により表面を平滑化する。
鏡面研磨により表面を平滑化する。
一方、第３図（ｄ＞に示す第２の半導体基板としての高
濃度Ｐ、ＡＳ等を含んだ（’１００）シリコン基板３１
を用意し、同様に鏡面研磨を行い表面を平滑化する。そ
して、この２枚の基板２６゜３１の主表面を、例えばＲ
ＣＡ洗浄等によりホコリ、その他油脂分のないクリーン
な面にする。
濃度Ｐ、ＡＳ等を含んだ（’１００）シリコン基板３１
を用意し、同様に鏡面研磨を行い表面を平滑化する。そ
して、この２枚の基板２６゜３１の主表面を、例えばＲ
ＣＡ洗浄等によりホコリ、その他油脂分のないクリーン
な面にする。
そして、第３図（ｅ）に示すように、この両基板２６．
３１の鏡面どうしを接着し、８００〜１２００’Ｃの炉
の中に挿入し両基板の主表面を、いわゆる直接接合にて
強固な接合とする。
３１の鏡面どうしを接着し、８００〜１２００’Ｃの炉
の中に挿入し両基板の主表面を、いわゆる直接接合にて
強固な接合とする。
以後は前述した第１実施例と同様にして、第３図（ｆ）
に示す１〜レンチアイソレーシヨンの形成、及び第３図
（ｇ）に示す各素子の形成を行なう。
に示す１〜レンチアイソレーシヨンの形成、及び第３図
（ｇ）に示す各素子の形成を行なう。
（第５実施例）
次に、この発明の第５実施例を第４図（ａ）〜（Ｃ）を
用いて説明する。
用いて説明する。
上記第４実施例ではＮ−シリコン基板２６の主表面とシ
リコン基板３１を鏡面研磨にて平滑にし両基板２６．３
１の全域を直接接合したが、第４図（ａ）に示すように
５ｉ０２表面に凹部３２を形成し、Ｓ ｉ ０２ Ｌ’
ＯＣＯ８領域３０とシリコン基板３１とを直接接合させ
ないようにする。即ち、第４図（ｂ）に示す第２の半導
体基板としてのシリコン基板３１とＮ−シリコン基板２
６を接合すると、第４図（Ｃ）に示すように５ｉ０２Ｌ
ＯＣＯ８領域３０とシリコン基板３１の表面との間に空
間３３ができる。
リコン基板３１を鏡面研磨にて平滑にし両基板２６．３
１の全域を直接接合したが、第４図（ａ）に示すように
５ｉ０２表面に凹部３２を形成し、Ｓ ｉ ０２ Ｌ’
ＯＣＯ８領域３０とシリコン基板３１とを直接接合させ
ないようにする。即ち、第４図（ｂ）に示す第２の半導
体基板としてのシリコン基板３１とＮ−シリコン基板２
６を接合すると、第４図（Ｃ）に示すように５ｉ０２Ｌ
ＯＣＯ８領域３０とシリコン基板３１の表面との間に空
間３３ができる。
この方法においては、ＬＯＣＯ３後Ｓ ｉ ０２エツチ
ング液でＳ ｉ ０２ ＬＯＣＯＳ領域３０をエツチン
グ除去するだけで達成できる。あるいは、第４実施例で
の表面を鏡面研磨で平滑化した後、ＨＦ水溶液でＳ ｉ
０２ ＬＯＣＯ３領域３０をわずかにエツチング除去
することにより空間３３を形成することができる。
ング液でＳ ｉ ０２ ＬＯＣＯＳ領域３０をエツチン
グ除去するだけで達成できる。あるいは、第４実施例で
の表面を鏡面研磨で平滑化した後、ＨＦ水溶液でＳ ｉ
０２ ＬＯＣＯ３領域３０をわずかにエツチング除去
することにより空間３３を形成することができる。
この複合ＩＣにおいては上述したように縦型のパワーＭ
Ｏ８のドレインが５ｉ−８ｉで直接接合していれば良く
、シリコン基板３１と５ｉ０２Ｌｏｃｏｓ領域３０が接
合している必要がない。さらに、ここに空間３３が形成
されることで、このＳ ！ ０２ ＬＯＣＯ３領域３０
上の絶縁体分離された領域はＳ ！ ０２ ＬＯＣＯＳ
領域３０及び空間３３で電気的、熱的に絶縁されること
となりより好ましい状態となる。尚、ウェハプロセスに
おいては、シリコン内部にこの空間３３が内包されてい
るので問題はない。
Ｏ８のドレインが５ｉ−８ｉで直接接合していれば良く
、シリコン基板３１と５ｉ０２Ｌｏｃｏｓ領域３０が接
合している必要がない。さらに、ここに空間３３が形成
されることで、このＳ ！ ０２ ＬＯＣＯ３領域３０
上の絶縁体分離された領域はＳ ！ ０２ ＬＯＣＯＳ
領域３０及び空間３３で電気的、熱的に絶縁されること
となりより好ましい状態となる。尚、ウェハプロセスに
おいては、シリコン内部にこの空間３３が内包されてい
るので問題はない。
発明の効果
以上詳述したようにこの発明によれば、製造工程か容易
で安価な絶縁分離された半導体装置の製造方法を提供す
ることができる優れた効果を発揮する。
で安価な絶縁分離された半導体装置の製造方法を提供す
ることができる優れた効果を発揮する。
第１図（ａ）〜（Ω）は本発明の第１実施例の半導体装
置の製造工程を説明するための図、第２図（ａ）、（ｂ
）は第２実施例の半導体装置の製造工程を説明するため
の図、第３図（ａ）〜（ｑ）は第４実施例の半導体装置
の製造工程を説明するための図、第４図（ａ）〜（Ｃ）
は第５実施例の半導体装置の製造工程を説明するための
図、第５図（ａ）〜（ｅ）は従来の半導体装置の製造工
程を説明するための図である。 １１はＮ−シリコン基板、１３は絶縁膜としての熱酸化
膜、１６は第２の半導体基板としてのＮ十シリコン基板
、１７は分離層としての酸化膜、１８は分離層としての
ポリシリコン、１９はパワーＭＯ８トランジスタ、２１
はＰチャネルＭＯＳトランジスタ、２６は第１の半導体
基板としてのＮ−シリコン基板、３０は絶縁膜としての
ＳｉＯ２ＬＯＣＯ８領域、３１は第２の半導体基板とし
てのシリコン基板、３２は凹部、３３は空間。 特許出願人 日本電装 株式会社代 理 人
弁理士 恩１）博宣第 （ａ） （ｂ） （ｄ） （ｅ） （す
置の製造工程を説明するための図、第２図（ａ）、（ｂ
）は第２実施例の半導体装置の製造工程を説明するため
の図、第３図（ａ）〜（ｑ）は第４実施例の半導体装置
の製造工程を説明するための図、第４図（ａ）〜（Ｃ）
は第５実施例の半導体装置の製造工程を説明するための
図、第５図（ａ）〜（ｅ）は従来の半導体装置の製造工
程を説明するための図である。 １１はＮ−シリコン基板、１３は絶縁膜としての熱酸化
膜、１６は第２の半導体基板としてのＮ十シリコン基板
、１７は分離層としての酸化膜、１８は分離層としての
ポリシリコン、１９はパワーＭＯ８トランジスタ、２１
はＰチャネルＭＯＳトランジスタ、２６は第１の半導体
基板としてのＮ−シリコン基板、３０は絶縁膜としての
ＳｉＯ２ＬＯＣＯ８領域、３１は第２の半導体基板とし
てのシリコン基板、３２は凹部、３３は空間。 特許出願人 日本電装 株式会社代 理 人
弁理士 恩１）博宣第 （ａ） （ｂ） （ｄ） （ｅ） （す
Claims (1)
- 【特許請求の範囲】 １、第１の半導体基板内あるいはその主表面の所定領域
に絶縁膜を形成する工程と、前記第１の半導体基板の主
表面を平滑化する工程と、前記第１の半導体基板の主表
面と平滑な第２の半導体基板の主表面を接合する工程と
、前記第１の半導体基板あるいは第２の半導体基板に前
記絶縁膜に至る分離層を形成して、電気的に分離される
領域を区切る工程と、前記分離層にて分離された各領域
に素子を形成する工程とを備えることを特徴とする半導
体装置の製造方法。 ２、第１の半導体基板内あるいはその主表面の所定領域
に絶縁膜を形成する工程は、単結晶シリコン基板の主表
面の所定領域に絶縁膜としての熱酸化膜を形成しその熱
酸化膜を含む単結晶シリコン基板の主表面をエピタキシ
ャル成長することにより熱酸化膜上にポリシリコン層を
形成するとともに単結晶シリコン基板上にエピタキシャ
ル層を形成するものであり、第１の半導体基板の主表面
を平滑化する工程は前記エピタキシャル成長によるポリ
シリコン層及びエピタキシャル層を研磨により平滑化す
るものである特許請求の範囲第１項に記載の半導体装置
の製造方法。 ３、第１の半導体基板内あるいはその主表面の所定領域
に絶縁膜を形成する工程は、単結晶シリコン基板の主表
面の所定領域に絶縁膜としての熱酸化膜を形成しその熱
酸化膜を含む単結晶シリコン基板の主表面をプラズマデ
ポジションによりアモルファスシリコン層を形成し、さ
らに、固相エピタキシャル成長により熱酸化膜上のアモ
ルファスシリコン層をポリシリコン化するとともに単結
晶シリコン基板上のアモルファスシリコン層を単結晶化
するものであり、第１の半導体基板の主表面を平滑化す
る工程は前記ポリシリコン化及び単結晶化したシリコン
層を研磨により平滑化するものである特許請求の範囲第
１項に記載の半導体装置の製造方法。 ４、第１の半導体基板内あるいはその主表面の所定領域
に絶縁膜を形成する工程は、単結晶シリコン基板の主表
面の所定領域にＬＯＣＯＳ酸化法により絶縁膜としての
ＳｉＯ＿２ＬＯＣＯＳ領域を形成するものであり、第１
の半導体基板の主表面を平滑化する工程は前記ＳＩＯ＿
２ＬＯＣＯＳ領域を含む主表面を研磨により平滑化する
ものである特許請求の範囲第１項に記載の半導体装置の
製造方法。 ５、第１の半導体基板内あるいはその主表面の所定領域
に絶縁膜を形成する工程は、単結晶シリコン基板の主表
面の所定領域にＬＯＣＯＳ酸化法により絶縁膜としての
ＳｉＯ＿２ＬＯＣＯＳ領域を形成するものであり、第１
の半導体基板の主表面を平滑化する工程は同工程により
前記ＳｉＯ＿２ＬＯＣＯＳ領域に単結晶シリコン基板の
主表面に対し凹部が形成されるものであり、第１の半導
体基板の主表面と平滑な第２の半導体基板の主表面を接
合する工程は両基板を接合することにより前記凹部と第
２の半導体基板の主表面にて空間が形成されるものであ
る特許請求の範囲第１項に記載の半導体装置の製造方法
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62304340A JP2794702B2 (ja) | 1987-11-30 | 1987-11-30 | 半導体装置の製造方法 |
| US07/260,997 US4963505A (en) | 1987-10-27 | 1988-10-21 | Semiconductor device and method of manufacturing same |
| US07/790,025 US5138422A (en) | 1987-10-27 | 1991-11-06 | Semiconductor device which includes multiple isolated semiconductor segments on one chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62304340A JP2794702B2 (ja) | 1987-11-30 | 1987-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01144665A true JPH01144665A (ja) | 1989-06-06 |
| JP2794702B2 JP2794702B2 (ja) | 1998-09-10 |
Family
ID=17931830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62304340A Expired - Lifetime JP2794702B2 (ja) | 1987-10-27 | 1987-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2794702B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05267439A (ja) * | 1992-03-19 | 1993-10-15 | Nec Corp | 半導体装置の製造方法 |
| US5306942A (en) * | 1989-10-11 | 1994-04-26 | Nippondenso Co., Ltd. | Semiconductor device having a shield which is maintained at a reference potential |
| JPH06163678A (ja) * | 1992-11-25 | 1994-06-10 | Nec Corp | 半導体装置およびその製造方法 |
| JPH06163684A (ja) * | 1992-11-26 | 1994-06-10 | Nec Corp | 半導体装置の製造方法 |
| JPH08274160A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体装置及びその製造方法 |
| JPH08330554A (ja) * | 1995-03-13 | 1996-12-13 | Nec Corp | 半導体基板及びその製造方法 |
| US5593915A (en) * | 1993-09-09 | 1997-01-14 | Nec Corporation | Method of manufacturing semiconductor device |
| JP2003142667A (ja) * | 2001-08-24 | 2003-05-16 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器 |
| US6946354B2 (en) | 2002-09-10 | 2005-09-20 | Canon Kabushiki Kaisha | Substrate and manufacturing method therefor |
| US6951796B2 (en) | 2002-09-04 | 2005-10-04 | Canon Kabushiki Kaisha | Substrate and manufacturing method therefor |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006015076B4 (de) | 2006-03-31 | 2014-03-20 | Advanced Micro Devices, Inc. | Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159852A (ja) * | 1984-08-31 | 1986-03-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61164238A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 複合半導体装置およびその製造方法 |
| JPS61182242A (ja) * | 1985-02-08 | 1986-08-14 | Toshiba Corp | 半導体装置の製造方法 |
-
1987
- 1987-11-30 JP JP62304340A patent/JP2794702B2/ja not_active Expired - Lifetime
Patent Citations (3)
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| US5872388A (en) * | 1992-11-25 | 1999-02-16 | Nec Corporation | Semiconductor device and method for fabricating the same |
| JPH06163684A (ja) * | 1992-11-26 | 1994-06-10 | Nec Corp | 半導体装置の製造方法 |
| US5593915A (en) * | 1993-09-09 | 1997-01-14 | Nec Corporation | Method of manufacturing semiconductor device |
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| JPH08274160A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体装置及びその製造方法 |
| JP2003142667A (ja) * | 2001-08-24 | 2003-05-16 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器 |
| US6951796B2 (en) | 2002-09-04 | 2005-10-04 | Canon Kabushiki Kaisha | Substrate and manufacturing method therefor |
| US6946354B2 (en) | 2002-09-10 | 2005-09-20 | Canon Kabushiki Kaisha | Substrate and manufacturing method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2794702B2 (ja) | 1998-09-10 |
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