JPH01146189A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えばＣＭＯＳス
タティック型ＲＡＭ　（ランダム・アクセス・メモリ）
のワード線選択回路に利用して有効な技術に関するもの
である。

〔従来の技術〕

半導体記憶装置においては、その記憶容量の増大に伴い
、１つのワード線に多数のメモリセルが結合されるよう
になる。このため、１つのワード線を選択したとき、読
み出しも書き込みも行われないメモリセルの数が増大し
電流消費が増大する。

そこで、このような消費電流を低減させること、及びワ
ード線に結合されるメモリセルの数を減らしてワード線
の選択動作を高速に行うようにするため、第６図に示す
ようにメモリセルが結合されるワード線を分割すること
が公知である。すなわち、主ワード線ＭＷＬに対して、
分割ワード線ＷＬを設けるものである。このような分割
ワード線を備えたスタティック型ＲＡＭは、例えば特開
昭５９−７２６９９号公報、特開昭５９−７２６９５号
に記載されている。

〔発明が解決しようとする課題〕

上記特開昭５９−７２６９９号公報に記載されたスタテ
ィック型ＲＡＭでは、１つの主ワード線（前置ワードｍ
）Ｍｗｔ、とメモリセルが結合される分割ワード線ＷＬ
とが一対一に対応して設けられる。それ故、１つのメモ
リセルに対して実質的には２つのワード線（ワード線Ｍ
ＷＬとＷＬ）を配置する必要がある。このように、実質
的なワード線の数が幾何学的には２倍になるため集積度
が犠牲になってしまう。

そこで、特開昭５９−７２６９５号公報に記載されたス
タティック型ＲＡＭでは、１つの主ワード線により、同
じメモリブロック内のＮ本（２本）の分割ワード線を選
択できるようにしている。

そして、同公報では、上記Ｎの数が任意に変更可能であ
ると説明している。上記Ｎの数を４や８のように大きく
すると、１つの主ワード線により選択可能な分割ワード
線の数が増大するから、メモリセルからみたときの実質
的なワード線の数を減らせるとこができる。しかしなが
ら、このようにすると、上記４又は８本の中の分割ワー
ド線から１つの分割ワード線を選択するためのナントゲ
ート回路（選択回路）は、４又は８人力のものになって
しまう。このような多入力のナントゲート回路を構成す
ると、その占有面積が増大し、分割ワード線間のピッチ
がナントゲート回路のピッチにより決定されることなり
、集積度が低下させられることになる。言い換えるなら
ば、分割ワード線間のピッチがメモリセル間のピッチよ
り大きくなり、メモリアレイの部分で無駄な空間が生じ
てしまう。したがって、メモリアレイの高集積化を達成
するためには分割ワード線間のピッチを６素子からなる
スタティック型のメモリセルに合わせて設定することが
必要となる。また、ワード線を介してメモリセルを高速
に選択するために、上記ナントゲート回路は、比較的大
きな駆動能力を持つことが必要とされる。それ故、上記
ナントゲート回路としては、せいぜい２人力程度のもの
になってしまう。その結果、このような技術においても
、幾何学的にワード線の数が増大し、集積度の点で問題
を有するものである。

この発明の目的は、高速で高集積化を実現した半導体記
憶装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリセルが結合される分割ワード線をそれ
ぞれ有する複数のメモリブロックに対して共通に配置さ
れるところの主ワード線に供給されるべき信号を受ける
駆動ＭＯ８ＦＥＴ　（絶縁ゲート型電界効果トランジス
タ）と、この駆動ＭＯＳＦＥＴを共通として、この共通
ＭＯＳ　Ｆ　ＥＴにそれぞれ直列形態に結合され、複数
の分；リリワード線に対応したプリデコード信号をそれ
ぞれ受ける駆動ＭＯＳＦＥＴと、及びこれらの各駅ＱＭ
ＯＳＦＥＴのドレインに設けられる負荷手段を有する上
記複数の分割ワード線の中から１つの分割ワード線を選
ぶデコーダ回路と、このデコーダ回路のそれぞれの出力
信号を位相反転して分割マノード線に伝えるインバータ
回路とを半導体記’ｂｌ’装置は有する。

〔作　用〕

上記した手段によれば、１つの分割ワード線を選択する
ための電位の選択回路は、実質的に１つの駆動ＭＯＳ　
Ｆ　ＥＴと負荷手段及びインバータ回路から構成できる
から、主ワード線に対して多数の分割ワード線を高密度
に配置することが可能となり、高集積化と高速化及び低
消費電力化を実現できる。

〔実施例〕

第１図には、この発明が適用されたスタティック型ＲＡ
Ｍ　（以下、単にＲＡＭという場合がある。

）の一実施例のブロック図が示されている。同図の各回
路ブロックは、公知の半導体集積回路の製造技術により
、羊結晶シリコンのような１個の半導体基板上において
形成される。同図に示された主要な各回路ブロックは、
特に制限されないが、半導体チップの実際の幾何学的な
配置に合わせて描かれている。

Ｘアドレスデコーダ回路ＸＤＣＲは、メモリブロック（
メモリマント）群の中央に配置される。

このＸアドレスデコーダ回路ＸＤＣＲは、主ワード線Ｍ
ＷＬに対応して設けられる単位のデコーダ回路（単位デ
コーダ回路）ＵＸＤＣＲから構成される。すなわち、Ｘ
アドレスデコーダ回路ＸＤＣＲは、主ワード線の数に対
応した数の単位デコーダ回路ＵＸＤＣＲを有する。特に
、チップ上において、パッドが４辺に配置され、Ｘアド
レスバッファＸＡＤＢがチップ上において、リスのよう
に上側の長辺に配置された場合、本実施例のようにＸア
ドレスデコーダ回路ＸＤＣＲをメモリマットの中央に配
置することが高速化に有効である。

上記のようなＸアドレスバッファＸＡＤＢは、アドレス
信号変化検出回路ＡＴＤ及びプリデコーダＰＤＣＲと一
体的に構成される。上記ＸアドレスバッファＸＡＤＢは
、外部端子（図示せず）を介して供給されるＸ系のアド
レス信号ＡＸを受け、相補内部アドレス信号を形成する
。この相補内部アドレス信号は、図示されていないプリ
デコーダＰＤＣＨに供給される。プリデコーダＰＤＣＲ
は、この内部アドレス信号を受けて、これをプリデコー
ドして、プリデコード信号ＰＤＯ１ＰＤ３を形成する。

特に制限されないが、図示されていないアドレス信号変
化検出回路ＡＴＤは、上記相補内部アドレス信号を受け
、Ｘ系のアドレス信号の電位が変化されたとき、後述す
るようなタイミング信号を形成する。アドレス信号変化
検出回路ＡＴＤは、特に制限されないが、相補データ線
対をイコライズするタイミング信号等を形成するために
用いられる。なお、Ｘアドレスデコーダ回路ＸＤＣＲは
、１つに限らず、複数個に分割し、それらを任意に配置
する構成を採るものとしてもよい。

上記メモリブロックをいくつに分別するかは、メモリ容
量の大きさに依存するが、被選択ワードｖＡ（分割ワー
ド￥ａＷＬ）に接続されるメモリセルの数が６４〜１２
８個程度が、チップ（ＲＡＭ）の許容電流から考えて妥
当である。

本実施例では、特に制限されないが、分割ワード線ＷＬ
に接続されるメモリセルの数を６４個とし、３２個のマ
ットに分割されている。言い換えるならば、主ワード線
ＭＷＬは、上記ＸデコーダＸＤＣＲにより左右に２分割
され、左右に延長される。上記のような主ワード線ＭＷ
Ｌは、１６分割されたメモリブロックＭＢＩないしＭＢ
１６及びＭＢ１？ないしＭＢ３２のそれぞれに設けられ
た分割ワード線ＷＬに対して共通に設けられる。

これにより、実質的にワード線が３２分割されたことに
なる。

上記分割されたメモリブロックは、互いに同様な構成に
されている。同図には代表として例示的に４個のメモリ
ブロックが示されている。メモリブロックは、同図に示
されたメモリブロックＭＢ１とＭＢ２のように、互いに
近接したメモリブロックの間にワードデコーダＷＤＲが
設けられる。

ワードデコーダＷＤＲは、上記主ワード線ＭＷＬを介し
て伝えられる信号と、後述するプリデコーダＰＤＣから
の信号を受けて、それを解読して１つのメモリブロック
内の１つの分割ワード％ｉＷＬを選択する。この実施例
では、特に制限されないが、１つのワードデコーダＷＤ
Ｒは、４つの分割ワード線ＷＬの中の１つの分割ワード
線を選択する。それ故、１つの主ワード線により４つの
分割ワード線を選択することが可能となり、メモリブロ
ック中に配置される実質的なワード線の数を４個のメモ
リセルに対して１つの主ワード線と４つの分割ワード線
の合計５本と少なくすることができる。すなわち、１行
当たりの幾何学的なワード線の数は平均すると１．２５
本と少なくできる。このことは、他の代表として例示的
に示されているメモリブロックＭＢ３１とＭＢ３２及び
ワードデコーダ回路ＷＤＲ等の他のメモリブロックにお
いても同様である。

１つのメモリブロックは、行方向に６４個のメモリセル
が配置され、それが５１２行設０られる。

それ故、１つのメモリブロックは、５１２Ｘ６４−３２
７６８ビツトの記憶容量を持つ、ＲＡＭ全体は、３２個
のメモリブロックからなるから、その記憶容量は１０４
８５７６　（約ＩＭ）ビットの記憶容量を持つことにな
る。

同図において、代表として例示的に示されているメモリ
ブロックＭＢＩとＭＢ２の下側には、６４個のメモリセ
ルのうちの１つのメモリセルが結合された相補データ線
対を選択するカラムスイッチ回路ＣＷが配置される。す
なわち、カラムスイッチ回路ＣＷには、６４対の相補デ
ータ線が結合されており、このなかから、カラムデコー
ダによって指示された一対又は複数対の相補データ線を
選択する。このカラムスイッチ回Ｊ１２）ＣＷは、カラ
ムデコーダを含むものと理解されたい。ワードデコーダ
回路ＷＤＲの下側には、上記ワードプリデコーダ回路Ｐ
ＤＣが配置される。

上記カラムスイッチ回路ＣＷにより選択される相補デー
タ線は、共通相補データ線を介してセンスアンプＳＡの
入力端子とライトアンプＷＡの出力端子に結合される。

上記センスアンプＳＡの出力端子はデータ入出カバソフ
ァＩＯＢに含まれる出カバソファ（図示せず）の入力端
子に結合され、ライトアンプＷＡの入力端子は、データ
入出カバソファＩＯＢに含まれろ入力バッファ（図示せ
ず）の出力端子に結合される。このデータ入出カバソフ
ァＩＯＢは、上記のようにカラム系の選択回路がメモリ
ブロックの下側に配置されることに対応して、同図のよ
うに下側に配置される。

ＹアドレスバッファＹＡＤＢ、アドレス変化検出回路Ａ
ＴＤ及びプリデコーダＰＤＣＲは、入出カバソファＩＯ
Ｂと並んで同図の下側の長辺に沿って配置される。上記
ＹアドレスバッファＹＡＤＢは、外部端子（図示せず）
を介して供給されるＹ系のアドレス信号ＡＹを受け、Ｙ
系の相補内部アドレス信号を形成する。このＹ系の相補
内部アドレス信号はプリデコーダＰＤＣＨによってデコ
ードされる。このデコード動作によって、プリデコード
信号ＰＤＩ、ＰＯ２及びＰＯ２が形成される。特に制限
されないが、上記Ｙ系の相補内部アドレス信号が、アド
レス信号変化検出回路ＡＴＤに供給される。これにより
、このアドレス信号変化検出回路ＡＴＤは、Ｙ系のアド
レス信号ＡＹの電位が変化されたとき、それを検出して
図示されていないタイミング信号を形成する。

制御バッファＣＣＢは、図示さ択ていない外部端子を介
してチップセレクト信号Ｃ８、出力イネ受けて内部の各
杷動作モード信号を形成する。

次に、上記第１図に示されたＲＡＭの動作を簡単に説明
する。プリデコード信号ＰＤＯに応答して、Ｘアドレス
デコーダ回路ＸＤＣＲが複数の主ワード線から左右一対
の主ワード線を同時に選択する。プリデコーダ回路ＰＤ
Ｃは、プリデコード信号ＰＤＩ〜ＰＤ３に応答して３２
列のワードデコード群のうちのどこか縦１列のワードデ
コード群を選択する。したがって、被選択の主ワード線
ＭＷＬと縦１列の被選択ワードデコーダ群とが交わる位
置のワードデコーダ回路ＷＤＲが活性化され、被選択の
主ワード線ＭＷＬにワードデコーダ回路ＷＤＲを通じて
接続される４本の分割ワード線ＷＬのうちの１本が選択
される。４本の分割ワードｖＡＷＬのうち、どの１本が
選択されるかは、ワードプリデコーダ回路ＰＤＣの４つ
の出力信号により決まる。これにより、上記選択された
１つの分割ワード線に結合される６４個のメモリセルが
選ばれることになる。そして、その中の１ないし複数の
メモリセルが、Ｙ系の選択回路により選択される。上述
しだらに、Ｙ系のＹアドレスバフファＹＡＤＢにより形
成された相補内部アドレス信号は、プリデコーダ回路Ｐ
ＤＣＲに供給され、ここでいったんデコードされる。そ
して、このデコード出力信号は、上記カラムスイッチ回
路ｃｗに含まれるデコーダ回路（図示せず）に供給され
、一対ないし複数対の相補データ線を１ないし複数の共
通相補データ線に接続させる。これにより、１ピントな
いし複数ビットの単位でのメモリアクセスが行われる。

図面の簡単な説明するために、同図には上記入出力回路
１０Ｂと外部端子との間で伝送される入力信号、出力信
号は省略されている。また、アドレスデコーダに供給さ
れるアドレス信号等は、複数個あるが、これらは１本の
信号線として同図には示されている。

第２図には、上記Ｘアドレスデコーダ回路ＸＤＣＲを構
成する単位デコーダ回路ＵＸＯＣＲの一実施例の具体的
回路図が示されている。但し、同図に示されている単位
デコーダ回路ＵＸＤＣＲは、後の説明から理解されるよ
うに、第１図における単位デコーダ回路ＵＸＤＣＲ２個
分に相当することに注意されたい。第２図において、Ｐ
チャンネルＭＯＳＦＥＴＱ１等は、そのバックゲート（
チャンネル）に矢印が付加されることによって、Ｎチャ
ンネルＭＯＳＦＥＴＱ２等と区別される。このことは、
以下の図面においても同様である。

特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭＯＳＦＥＴは、上記半導体基
板表面に形成されたＰ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＰチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｐ型ウェル領域は、その上に形成されたＮチャン
ネルＭＯＳ　Ｆ　ＥＴの５板ゲートを構成する。

もちろん、単結晶Ｐ型シリコンからなる半導体基板と、
それに形成されたＮ型ウェル領域を使うようにしてもよ
い。

この実施例においては、回路の筒素化を図るために、１
つの単位回路ＵＸＤＣＲは、２対の主ワード線を選択す
るように構成されている。すなわち、上記のように１つ
のメモリブロックが５１２本の分割ワード線を持つ場合
、１つの主ワード線で４本の分割ワード線を選択するか
ら、１２８本の主ワード線が必要になる。したがって、
一対の主ワード線に対して１つの単位のデコーダ回路Ｕ
ＸＤＣＲを設ける構成では、Ｘデコーダ回路ＸＤＣＲと
しては、１２８個の単位のデコーダ回路ＵＸＤＣＲが必
要になる。しかし、この実施例では、上記のように、１
つの単位のデコーダ回路ＵＸＤＣＲで２対の主ワード線
を選択するものであるため、単位のデコーダ回路ＵＸＤ
ＣＲの数は６４個と少なくできる。

回路の接地電位点側に直列に設けられたＮチャンネル型
の駆動ＭＯＳＦＥＴＱ５とＱ６のゲートには、６４個の
単位のデコーダ回路ＵＸＤＣＲの中から１つの単位デコ
ード回路を選ぶための選択信号が、Ｘ系のプリデコーダ
回路ＰＤＣＲから供給される。すなわち、６４個の％１
位デ：Ｊ−グ回路ＵＸＤＣＲから１個の単位デコーダ回
路が還ばれるように、プリデコード信号ＰＤＯが組み合
わされて、各単位デコーダ回路に供給されろ。

上記２つの駆動ＭＯＳＦＥＴＱ５とＱ６を共通として、
２つの駆動ＭＯＳＦＥＴＱ２とＱ４が設ケラレル、上Ｇ
己各Ｅ！ｖＪＭＯＳＦＥＴＱ２とＱ４０）ドレインには
、負荷としてのＰチャンネルＭＯＳＦＥＴＱＩとＱ３が
それぞれ設けられる。これらのＰチャンネルＭＯ３Ｆｌ
’？、ＴＱＩとＱ３のゲートには、定常的に回路の接地
電位が供給されることによりオン状態とされろ、これに
より、これらのＰチャンネルＭＯＳＦＥＴは、そのオン
抵抗を利用した抵抗素子として作用する。ｕｒＩＪＭＯ
ｓＦＥＴＱ２は、上側の一対の主ワード線ＭＷＬを選択
するための選択信号を形成し、駆動ＭＯＳＦＥＴＱ４は
下側の一対の主ワード線ＭＷＬを選択するための選択信
号を形成する。それ故、駆動ＭＯＳＦＥＴＱ２のゲート
には、上側の主ワード線に対応したアドレス信号又はプ
リデコード信号が供給され、駆動ＭＯＳＦＥＴＱ４のゲ
ートには、下側の主ワード線に対応したアドレス信号又
はプリデコード信号が供給される。

上記駆動ＭＯＳＦＥＴＱ２及びＱ４のドレインには、一
対のＣＭＯＳインバータ回路Ｎｌ、Ｎ２及びＮ３．Ｎ４
が設けられる。これらのＣＭＯＳインバータ回路の回路
構成は、図示しないけれども、電源電圧Ｖｃｃと回路の
接地電位の間に直列形態に接続されたＰチャンネル′Ｍ
Ｏ８ＦＥＴとＮチャンネルＭＯＳＦＥＴとからなり、そ
のゲートとドレインがそれぞれ共通接続されて入力端子
と出力端子を構成する。これらインバータ回路Ｎｌない
しＮ４の出力端子は、それぞれに対応した主ワード線に
結合される。言い換えるならば、上記ＣＭＯＳインバー
タ回路Ｎ１ないしＮ４は主ワード線の駆動回路を構成す
る。

駆動ＭＯＳＦＥＴＱ５とＱ６がオン状態であること、及
び上又は下側の主ワード線に対応した駆動ＭＯＳＦＥＴ
Ｑ２又はＱ４がオン状態であることによって、その駆動
ＭＯＳＦＥＴＱ２又はＱ４のドレインがロウレベルにな
る。それ故、そのロウレベルの信号を受けるインバータ
回路Ｎ１．Ｎ２又はＮ３．Ｎ４の出力信号がハイレベル
になって、一対の主ワード線ＭＷＬをハイレベルの選択
レベルとする。それ以外の主ワード線は、それに対応し
たインバータ回路の入力信号がハイレベルになることに
応じてロウレベルの非選択レベルにされる。

この実施例のＸデコーダ回路においては、一対の主ワー
ド線の選択信号を形成するナントゲート回路（選択回路
）として、ＣＭＯ３回路が用いられるのではなく、Ｐチ
ャンネルＭＯＳＦＥＴからなる負荷手段と、Ｎチャンネ
ルＭＯＳＦＥＴからなる駆動ＭＯＳ　Ｆ　ＥＴにより構
成された一種のレシオ回路が用いられる。そして、駆動
ＭＯＳＦＥＴとして、２対の主ワード線に共通のＭＯＳ
ＦＥＴＱ５．Ｑ６等を設ける構成とされている。これに
よって、回路の簡素化が図られるから、その占有面積を
小さくすることができる。そして、単位デコーダ回路に
おいて、それに供給される１本のプリデコード信号線に
結合されるＭＯＳＦＥＴの数を駆動ＭＯＳＦＥＴＱ５．
Ｑ６及びＱ２．　Ｑ４等のように１個と少なくすること
ができる。したがって、Ｘ系のプリデコード回路ＰＤＣ
ＲからＸアドレスデコーダ回路ＸＤＣＲヘブリデコード
信号を伝えるところの各プリデコード信号線に結合され
てしまう寄生容量を小さくすることができる。

これにより、プリデコード信号線を伝わるところの（ｔ
　号に関して、そのハイレベルとロウレベルとの相互の
切り換え、すなわち、プリデコード信号のロウレベルか
らハイレベル、又はハイレベルからロウレベルへの切り
換え速度を速（できるものとなる。

第３図には、第１図におけるワードプリデコーダ回路Ｐ
ＤＣからプリデコード信号が供給されるところのワード
デコーダ回路ＷＤＲの一実施例の具体的回路図が示され
ている。

この実施例では、上記第１図の実施例に対応して２つの
ワードデコーダ回路ＷＤＲが背中合わせに配置されてい
る。すなわち、同図において左側に配置されるワードデ
コーダ回路は、その左側に配置されるメモリブロックの
分割ワード線の選択信号を形成し、右側に配置されるワ
ードデコーダ回路は、その右側に配置されるメモリブロ
ックの分割ワード線の選択信号を形成する。

この実施例では、上記２つのワードデコーダ回路に対し
て、共通の駆動ＭＯＳＦＥＴＱ２３が設けられる。この
駆動ＭＯＳＦＥＴＱ２３のゲートは、主ワード線ＭＷＬ
に結合される。

上記共通の駆動ＭＯＳＦＥＴＱ２３に対して、左側に配
置されるメモリブロックの分割ワード線ＷＬに対応して
駆動ＭＯＳＦＥＴＱＩ　１ないしＱ１４と、前記同様な
Ｐチャンネル型の負荷ＭＯＳＦＥＴＱ７ないしＱＩＯが
設けられ、右側に配置されるメモリブロックの分割ワー
ド線ＷＬに対応して駆動ＭＯＳＦＥＴＱＩ　９ないしＱ
２２と、前記同様なＰチャンネル型の負荷ＭＯＳ　Ｆ　
ＥＴＱ　１５ないしＱｌＢが設けられる。

そして、左側に配置される各駆動ＭＯＳＦＥＴＱｌｌな
いしＱ１４のドレイン出力は、ＣＭＯＳインバータ回路
Ｎ５ないしＮ８の入力に供給される。これらの各ＣＭＯ
Ｓインバータ回路Ｎ５ないしＮ８の出力ば、分割ワード
線ＷＬに結合される。

同様に、右側に配置される各駆動ＭＯＳＦＥＴＱ１９な
いしＱ２２のドレイン出力は、ＣＭＯＳインバータ回路
Ｎ９ないしＮ１２の入力に供給される。これらの各ＣＭ
ＯＳインバータ回路Ｎ９ないしＮ１２の出力は、分割ワ
ード線ＷＬに結合される。

上記ワードデコーダ回路に対応して左右に配置されるメ
モリブロックは、代表として４本の分割ワード線と一対
の相補データ線り、Ｄが例示的に示されており、その交
差点にメモリセルＭＣが配置される。

メモリセルＭＣの具体的構成は、この発明に直接的には
関係がないので図示しないけれども、それぞれが互いに
同じ構成にされている。メモリセルＭＣは、ゲートとド
レインが互いに交差接続され、かつソースが回路の接地
点に結合されたＮチャンネル型の２つの記憶ＭＯＳＦＥ
Ｔと、上記２つの記憶ＭＯＳＦＥＴのドレインと電源端
子Ｖｃｃとの間に設けられたポリ　（多結晶）シリコン
層からなる２つの高抵抗を含んでいる。上記２つの記憶
ＭＯＳＦＥＴのゲートとドレインとの共通接続点と相補
データ線り、Ｄとの間にＮチャンネル型の伝送ゲートＭ
ＯＳＦＥＴがそれぞれ設けられている。これにより、１
つのメモリセルの素子数は、全部で６個となる。同じ行
に配置されたメモリセルの伝送ゲートＭＯＳＦＥＴのゲ
ートは、それぞれ例示的に示された対応する分割ワード
線ＷＬに共通に接続され、同じ列に配置されたメモリセ
ルの入出力端子は、それぞれ例示的に示された対応する
一対の相補データ線（ビット線又はデイジット線）Ｄ、
Ｄに接続されている。

メモリセルＭＣにおいて、２つの記憶ＭＯＳＦＥＴと２
つの高抵抗素子とは、一種のフリフブフロソブ回路を構
成しているが、情報保持状態における動作点は、普通の
意味でのフリップフロンプ回路のそれと随分異なる。す
なわち、上記メモリセルＭＣにおいて、それを低消費電
力にさせるため、その高抵抗素子は、それと直列接続さ
れた記憶ＭＯＳ　Ｆ　ＥＴがオフ状態にされているとき
、他方の記憶ＭＯＳ　Ｆ　ＥＴのゲート電圧をそのしき
い値電圧よりも若干高い電圧に維持させることができる
程度の著しく高い抵抗値にされる。同様に他方の高抵抗
素子も高抵抗値にされる。言い換えると、上記高抵抗素
子の抵抗値は、記憶ＭＯＳＦＥＴのドレインから流れて
しまうリーク電流を補償できる程度の高抵抗値に、すな
わち、記憶ＭＯＳＦＥＴのゲート容量に蓄積されている
情報電荷が放電させられてしまうのを防ぐ程度の電流供
給能力を持つ抵抗値にされる。

この実施例に従うと、ＲＡＭがＣＭＯ３の半導体集積回
路技術によって製造されるにもかかわらず、上記のよう
にメモリセルＭＣはＮチャンネルＭＯＳＦＥＴとポリシ
リコン抵抗素子とから構成される。

この実施例のメモリセル及びメモリアレイは、上記ポリ
シリコン抵抗素子に代えてＰチャンネルＭＯＳＦＥＴを
用いる場合に比べ、その大きさを小さくできる。すなわ
ち、ポリシリコン抵抗を用いた場合、記憶ＭＯＳ　Ｆ　
ＥＴのゲート電極上に形成できるとともに、それ自体の
サイズを小型化できる。そして、ＰチャンネルＭＯＳ　
Ｆ　ＥＴを用いたときのように、記憶ＭＯＳＦＥＴから
ＰチャンネルＭＯＳＦＥＴを比較的大きな距離を持って
離さなければならないことがないので半導体チップ上に
無駄な空白部分が生じるのを防ぐことができる。

なお、特に制限されないが、それぞれ対とされた相補デ
ータ線り、Ｄとの間及び／又は共通相補データ線ＣＤ、
ＣＤ間には、イコライズ用のＭＯＳＦＥＴが設けられる
。図示されていないこれらのイコライズ用ＭＯＳＦＥＴ
は、第１図に示したアドレス信号変化検出回路ＡＴＤに
より形成されたタイミング信号を受けて、上記相補デー
タ線及び／又は共通相補データ線を一時的に短絡して、
その電位を等しくさせることによってメモリアク　　−
セスの高速化を図るものである。

相補データ線り、Ｄは、同図に代表として示されたカラ
ムスイッチ用ＭＯＳＦＥＴＱ４３．Ｑ４４を介して共通
相補データ線ＣＤ、ＣＤに結合される。これらのカラム
スイッチ用ＭＯＳＦＥＴは、後で第５図を用いて述べる
Ｙデコーダ回路ＹＤの出力信号によってスイッチ制御さ
れる。

第３図において、上記左側に配置される駆動ＭＯＳＦＥ
ＴＱＩ　１ないしＱ１０のゲートには、それに対応した
ワードプリデコーダ回路ＰＤＣにより形成された４つの
プリデコード信号がそれぞれ供給される。同様に、上記
右側に配置される駆動ＭＯＳＦＥＴＱ１９ないしＱ２２
のゲートには、それに対応したワードプリデコーダ回路
ＰＤＣにより形成された４つのプリデコード信号がそれ
ぞれ供給される。

主ワード線ＭＷＬがハイレベルになると、駆動ＭＯＳＦ
ＥＴＱ２３がオン状態となり、この行に配置された４つ
の分割ワードｉＷＬのいずれか１つが選ばれることにな
る。

上記主ワード線に対応した複数の分割ワード線のうちい
ずれが選択されるかは、各ワードデコーダ回路ＷＤＲに
対応して設けられた複数のワードプリデコーダ回路ＰＤ
Ｃのうちのいずれが活性化されるかによって決定される
。例えば、同図の左側のワードプリデコーダ回路ＰＤＣ
が活性化され、４つのプリデコード信号のうちの１つの
プリデコード信号、例えば、駆動ＭＯＳＦＥＴＱＩ　１
に対応したプリデコード信号がハイレベルにされると、
このＭＯＳＦＥＴＱＩ　１がオン状態される。これによ
り、ＭＯＳＦＥＴＱＩ　ｌのドレイン出力は、オン状態
の負荷ＭＯＳＦＥＴＱ７のコンダクタンスと駆動ＭＯＳ
ＦＥＴＱＩ　１とＱ２３の合成コンダクタンスとの比に
よって決定される回路の接地電位側のロウレベルとなる
。ＣＭＯＳインバータ回路Ｎ５は、これを受けてそれに
対応した分割ワード線をハイレベルの選択レベルにする
。

一方、右側のメモリブロックが選ばれるときには、同図
の右側のワードプリデコーダ回路ＰＤＣが活性化されて
４つのプリデコード信号のうちの１つのプリデコード信
号がハイレベルにされる。

これによって、上述したのと同様の動作が行われる。

なお、上記活性化されたワードプリデコード回路ＰＤＣ
における他のプリデコード信号や、非選択のワードプリ
デコーダ回路ＰＤＣにおけるプリデコード信号は、ロウ
レベルのような非選択レベルにされ、それに対応した駆
動ＭＯＳ　Ｆ　ＥＴをオフ状態にする。これにより、そ
れに対応した駆動ＭＯＳＦＥＴのドレイン出力は、Ｐチ
ャンネル型の負荷ＭＯ３ＦＦ、Ｔによりハイレベルにさ
れる。

これに応じて、ＣＭＯＳインバータ回路はロウレベルの
出力信号を形成するので、非選択とされるべき分割ワー
ド線はロウレベルの非選択レベルとなる。

この実施例のワードデコーダ回路ＷＤＲにおいては、１
つの分割ワード線を形成するナントゲート回路（選択回
路）として、ＣＭＯ３回路が用いられのではなく、Ｐチ
ャンネルＭＯＳＦＥＴからなる負荷手段と、Ｎチャンネ
ルＭＯＳ　Ｆ　ＥＴからなる駆動ＭＯＳＦＥＴによって
構成されたレシオ回路が用いられる。そして、主ワード
線に対応した駆動ＭＯＳＦＥＴＱ２３が２つのワードデ
コーダ回路に対して共通に用いられる。これによって、
回路の簡素化が図られるから、その占有面積を小さくす
ることができる。すなわち、１つの分割ワード線当たり
に設けられる素子数は、実質的に１つの駆動ＭＯＳＦＥ
Ｔと負荷ＭＯＳ　Ｆ　ＥＴ及びＣＭＯＳインバータ回路
とからなる４素子によって構成される。これにより、前
記のように６素子からなるメモリセルＭＣとはゾ同じ占
有面積で構成でき、分割ワード線間のピッチとそれに対
応して設けられるワードデコーダ回路間のピンチとを合
わせることができる。したがって、ワード線の分割方式
を採用しつつ、高集積化を実現できるものとなる。そし
て、１個の単位ワードデコーダ回路ＷＤＲにおいて、１
本のプリデコード信号線に結合されるＭＯＳＦＥＴの数
は１個と少なくすることができる。したがって、プリワ
ードデコーダ回路ＰＤＣからワードデコーダ回路ＷＤＲ
にブリデコード信号を伝えるところの各プリデコード信
号線に結合されてしまう寄生容量を小さくできるからハ
イレベルとロウレベルとの相互の切り換え、すなわち、
プリデコード信号のロウレベルからハイレベル、又はハ
イレベルからロウレベルへの切り換え速度を速くできる
ものとなる。

第４図には、上記ワードプリデコーダ回路ＰＤＣの一実
施例の具体的回路図が示されている。

この実施例では、直列形態にされた駆動ＭＯＳＦＥＴＱ
３１とＱ３２が共通とされ、上記のワードデコーダ回路
ＷＤＲに供給されるプリデコード信号を形成する駆動Ｍ
ＯＳＦＥＴＱ２７ないしＱ３０と前記同様なＰチャンネ
ル型の負荷ＭＯＳＦＥＴＱ２３ないしＱ２６が設けられ
る。そして、各駆動ＭＯＳＦＥＴＱ２７ないしＱ３０の
ドレイン出力は、ＣＭＯＳインバータ回路Ｎ１３ないし
Ｎ１６の入力に供給される。これらの各ＣＭＯＳインバ
ータ回！３Ｎ１３ないしＮ１６の出力信号は、プリデコ
ード信号線を介して上記ワードデコーダ回毘ＷＤＲに供
給されるプリデコード信号とされる。

上記駆動ＭＯＳＦＥＴＱ３１とＱ３２のゲートには、上
記３２個のメモリブロックから所望のメモリブロックを
指定するためのＹ系のアドレス信号を解読して形成され
たプリデコード信号ＰＤＩとＰＤ２が供給される。すな
わち、駆動ＭＯＳＦＥＴＱ３１とＱ３２を共にオン状態
にすることによって、合計３２個からなるプリデコード
回路ＰＤＣの中の１つのプリデコード回路ＰＤＣが活性
化される。そして、残りのプリデコード信号ＰＤ３を、
上記駆動ＭＯＳＦＥＴＱ２７ないしＱ３０のゲートに供
給することにより、１つのプリデコード信号を形成する
。このプリデコード信号ＰＤ３は、４本の分割ワード線
のうちの１本を指定する信号であろため、Ｘ系のアドレ
ス信号をＸ系のプリデコーダ回路ＰＤＣＲがデコードす
ることによって形成される。

上記４つの駆動ＭＯＳＦＥＴＱ２７ないしＱ３０のいず
れがオン状態にされるかは、プリデコード信号ＰＤ３の
うちのいずれが活性化されるかによって決められる。例
えば、駆動ＭＯＳＦＥＴＱ２７に対応したプリデコード
信号がハイレベルなら、このＭＯＳＦＥＴＱ２７がオン
状態なる。これにより、ＭＯＳＦＥＴＱ２７のドレイン
出力は、オン状態のＰチャンネル型の負荷ＭＯＳＦＥＴ
Ｑ２３のコンダクタンスと駆動ＭＯＳＦＥＴＱ２７とＱ
３１及びＱ３２の合成コンダクタンスとの比によって決
定される回路の接地電位側のロウレベルにされる。ＣＭ
ＯＳインバータ回路Ｎ１３は、これを受けて、それに対
応したワードデコーダ回路ＷＤＲに供給されるプリデコ
ード信号をハイレベルにする。

なお、上記活性化されたワードプリデコード回路ＰＤＣ
の他の出力信号及び非活性のワードプリデコーダ回路Ｐ
ＤＣの出力信号は、実質的に直列形態にされる３つの駆
動ＭＯＳ　Ｆ　ＥＴのいずれか少なくとも１つの駆動Ｍ
ＯＳＦＥＴがオフ状態にされるため、それに対応した駆
ＩＪＪＭＯＳＦＥＴのドレイン出力ば、Ｐチャンネル型
負荷ＭＯＳＦＥＴによりハイレベルにされる。これに応
じて、ＣＭＯＳインバータ回路はロウレベルの出力信号
を形成するので、プリデコード出力信号はロウレベルの
非選択レベルとなる。

この実施例のワードプリデコーダ回路ＰＤＣにおいては
、１つのプリデコード信号を形成するナントゲート回路
（選択回ＰＩ）として、ＣＭＯ３回路が用いられるので
はなく、ＰチャンネルＭＯＳＦＥＴからなる負荷手段と
、ＮチャンネルＭＯＳＦＥＴからなる駆動ＭＯＳＦＥＴ
とにより構成されたレシオ回路が用いられる。そして、
各ワードデコーダ回路（メモリブロック）に対応したワ
ードプリデコーダ回路を活性化する２つの駆動ＭＯＳＦ
ＥＴＱ３１とＱ３２が、ワードデコーダ回路ＷＤＲに供
給される４種類のプリデコード信号を形成する４個の選
択回路に対して共通に用いられる。これによって、回路
の簡素化が図られるから、その占有面積を小さくするこ
とができる。そして、１つのプリワードデコーダ回路に
おいて、それに供給される１つの入力信号線に結合され
るところのＭＯＳ　Ｆ　ＥＴの数を１個と少なくするこ
とができる、したがって、アドレスバッファＸＡＤＢ及
びＹＡＤＢと一体的に構成されるプリデコーダ回路ＰＤ
ＣＲの各出力１（プリデコード信号線）の寄生容量を小
さくできるからハ・ｆレベルとロウレベルとの相互の切
り換え、すなわち、プリデコード信号ＰＤ１〜ＰＤ３の
ロウレベルからハイレベル、又はハイレベルからロウレ
ベルへの切り換え速度を速くできるものとなる。

第５図には、上記カラムスイッチ回路ＣＷに含まれるＹ
デコーダ回路ＹＤの一実施例の具体的回路図が示されて
いる。

この実施例の回路は、基本的には上記第４図の回路と同
様な構成にされる。すなわち、カラム選択信号を形成す
る駆動ＭＯＳＦＥＴＱ３７ないしＱ４０と前記同様なＰ
チャンネル型の負荷ＭＯＳＦＥＴＱ３３ないしＱ３６が
設けられ、互いに直列形態にされた駆動ＭＯＳＦＥＴＱ
４１、Ｑ４２がこれらのＭＯＳ　Ｆ　ＥＴに対して共通
に設けられる。そして、各駆動ＭＯＳＦＥＴＱ３７ない
しＱ４０のドレイン出力は、ＣＭＯＳインバータ回路Ｎ
１７ないしＮ２０の入力に供給される。これらの各ＣＭ
ＯＳインバータ回路Ｎ１７ないしＮ２０の出力信号は、
カラムスイッチを構成する伝送ゲートＭＯＳＦＥＴ　（
例えば第３図に示された伝送ゲー）ＭＯＳＦＥＴＱ４３
、Ｑ４４）のゲートに供給される選択信号とされる。

この実施例では、上記駆動ＭＯＳＦＥＴＱ４１とＱ４２
のゲートに供給される選択信号は、ＣＭＯＳインバータ
回路Ｎ２１とＮ２２及びＮ２３とＮ２４からなる遅延回
路を介して供給される。これらのインバータ回路Ｎ２１
ないしＮ２４は、それを構成するＰチャンネルＭＯＳＦ
ＥＴとＮチャンネルＭＯＳＦＥＴとのサイズ（Ｗ／　Ｌ
　）が小さ（設定されている。このような遅延を付加す
るためのＣＭＯＳインバータ回路Ｎ２１ないしＮ２４を
設けた理由は、書き込みタイミングのマージンを確保す
るためのものである。すなわち、駆動ＭＯＳＦＥＴＱ３
７ないしＱ４０のゲートに供給されるプリデコード信号
は、書き込みタイミングのマージンを確保するためには
遅く設定するのがよく、これに対応して駆動ＭＯＳＦＥ
ＴＱ４１及びＱ４２に供給される入力信号を遅くする必
要から、上記ＣＭＯＳインバータ回路Ｎ２１ないしＮ２
４が設けられている。

本実施例において、複数のＹデコーダ回路ＶＤのうち活
性化されるべきＹデコーダ回路ＶＤを定めるプリデコー
ド信号として、上記第４図に示したプリデコーダ回路Ｐ
ＤＣと同様に、Ｙ系のプリデコード信号ＰＤＩ、ＰＤ２
が用いられている。

活性化されたＹデコーダ回路ＹＤの４つの出力信号のう
ち、いずれを選択信号とするかが、Ｙ系のアドレス信号
をプリデコードすることによって形成されたブリ≠コー
ド信号ＰＤ４によって決めるようにされている。

この実施例のＹデコーダ回路ＹＤは、前記能の選択回路
と同様に１つのデコード信号を形成するナントゲート回
路（選択回路）として、ＣＭＯＳ回路が用いられるので
はな（、ＰチャンネルＭＯＳＦＥＴからなる負荷手段と
、ＮチャンネルＭＯＳＦＥＴからなる駆動ＭＯＳ　Ｆ　
ＥＴにより構成されたレシオ回路が用いられている。そ
して、駆動ＭＯＳ　Ｆ　ＥＴとして、４つの出力に対し
て２つの駆動ＭＯＳＦＥＴＱ４１とＱ４２が共通に用い
られる構成とされている。これによって、回路の簡素化
が図られるから、その占有面積を小さくすることができ
る。そして、１つのデコーダ回路において、それに供給
される１つの入力信号線に結合されるＭＯＳ　Ｆ　ＥＴ
の数を１個と少なくすることができる。また、遅延用の
インバータ回路Ｎｌ。

Ｎ３は、それを構成するＭＯＳ　Ｆ　ＥＴのサイズ（Ｗ
／　Ｌ　）が小さく設定されているから、入力ゲート容
量を小さくできる。したがって、アドレスバッファＸＡ
ＤＢ及びＹＡＤＢと一体的に構成されるプリデコーダ回
路ＰＤＣＲの各出力信号線（プリデコード信号線）の寄
生容量を小さくできるので、ハイレベルとロウレベルと
の相互の切り換え、すなわち、プリデコード信号ＰＤＩ
、ＰＤ２、ＰＤ４のロウレベルからハイレベル、又はハ
イレベルからロウレベルへの切り換え速度を速くできる
ものとなる。

上述した説明から理解できるように、ワードデコーダ回
路、Ｘデコーダ回路、ワードプリデコーダ回路及びＹデ
コーダ回路は、ＣＭＯＳ回路によって構成されているの
ではなく、レシオ回路によって構成されている。そのた
め、これらの回路は、一種の電圧変換機能を有し、その
入力信号の電圧値に対応して出力信号の電圧は異なる。

また、第１図のＲＡＭは、０．８μｍプロセス（ゲート
長のＴｙｐｉｃａｌ値が０．８μｍ）を用いて各ＭＯＳ
ＦＥＴが形成される。ただし、前記第２図ないし第５図
に示されたデコーダ回路等においては、ホットキャリア
対策としてＰチャンネル型の負荷ＭＯＳ　Ｆ　ＥＴのゲ
ート長は、１．０〜２．０μｍ。

出力用のＣＭＯＳインバータ回路のＮチャンネル長ＯＳ
　Ｆ　ＥＴは、そのゲート長が１．０〜１．４　ｐ　ｍ
とされている。このように直流的に常時電流が流れるＭ
ＯＳ　Ｆ　ＥＴのチャンネル長さを他のＭＯＳＦＥＴに
比べて上記のように長くすることにより、ホットキャリ
アによる特性劣化を防止でき、十分な信転性を得ること
ができるものとなる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１１メモリセルが結合される分割ワード線を持つ複数
のメモリブロックに対して共通に配置される主ワード線
の信号を受ける駆動ＭＯＳＦＥＴ、この駆動ＭＯＳＦＥ
Ｔを共通としてそれぞれ直列形態にされ、複数の分割ワ
ード線に対応したプリデコード信号をそれぞれ受ける駆
動ＭＯＳＦＥＴ、及′びこれらの各駆動ＭＯＳ　Ｆ　Ｅ
Ｔのドレインに設けられる負荷手段とにより上記複数の
分割ワード線の中から１つの分割ワード線を選ぶデコー
ダ回路を構成し、各出力信号をインバータ回路を介して
分割ワード線に伝える。この構成では、１つの分割ワー
ド線を選択するための単位の選択回路は、実質的に１つ
の駆動ＭＯＳ　Ｆ　ＥＴと負荷ＭＯＳＦＥＴ及びインバ
ータ回路から構成できるから、主ワード線に対して多数
の分割ワード線を高密度に配置することが可能となり高
集積化が可能になるという効果が得られる。

（２）上記（１）により、ワード線の分割方式を採るこ
とができるので、ワード線の負荷を軽減できるからワー
ド線の切り換えが速くできるため、高速化が可能になる
という効果が得られる。

（３）上記＋１）により、ワード線の分割により、１つ
の選択される分割ワード線に結合されるメモリセルの数
を減らすことができるから、低消費電力化を実現できる
という効果が得られる。

（４）単位のデコーダ回路は、ＣＭＯＳ回路を用いて構
成されているのではなく、ＰチャンネルＭＯＳＦＥＴか
らなる負荷手段と、ＮチャンネルＭＯＳＦＥＴからなる
駆動ＭＯＳＦＥＴとにより構成されている。そのため、
１つの単位デコーダ回路において、それに供給される１
つの入力信号線に結合されるＭＯＳＦＥＴの数を１個と
少なくすることができる。したがって、入力信号線の寄
生容量を小さくできるから、その入力信号線を伝わる入
力信号に関して、そのハイレベルとロウレベルとの相互
の切り換え、すなわち、入力信号のロウレベルからハイ
レベル、又はハイレベルからロウレベルへの切り換え速
度を速くできるものとなり、上記（１１の効果と相俟っ
ていっそうの高速化を図ることができるという効果が得
られる。

（５）デコード回路を構成する駆動ＭＯＳＦＥＴとして
、複数の出力信号に対して共通の駆動ＭＯＳＦＥＴを用
いる構成が採られる。これによって、回路の筒素化が可
能になるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、第２図ないし第
５図の実施例回路において、Ｐチャンネル型の負荷ＭＯ
ＳＦＥＴのゲートには、適当なバイアス電圧を与えるも
のであってもよい、また、このようなＰチャンネルＭＯ
ＳＦＥＴに代えて、ポリシリコン層等からなる適当な抵
抗手段から構成してもよい、このようにポリシリコン抵
抗を用いる場合には、Ｐチャンネル型の負荷ＭＯＳ　Ｆ
　ＥＴが形成される領域とＮチャンネル型の駆動ＭＯＳ
ＦＥＴが形成されるＰ型ウェル領域とを適当な距離を持
つように形成する必要がないから、前記のようなポリシ
リコンの高抵抗素子を用いるメモリセルと同様にいっそ
うの高集積化が可能になる。また、メモリセルは、Ｎチ
ャンネルＭＯＳ　Ｆ　ＥＴとＰチャンネルＭＯＳＦＥＴ
とからなる完全ＣＭＯＳスタティック型メモリセルとし
てもよい。あるいは、高抵抗のポリシリコンの代わりに
、ポリシリコンによって構成されたＰチャンネル型ＭＯ
Ｓ　Ｆ　ＥＴを用いたメモリセルでもよい。また、分割
ワード線の数は、主ワード線に対して８本以上に増加さ
せるものとしてもよい、このように分割ワード線の数を
増加させた場合でも、プリデコード信号を８つとすれば
１つの分割ワード線に対応して設けられる選択回路の数
は、４本の場合と同様に４個と小さくでき、プリデコー
ド信号を４つとしても５個等のように小さくできるから
高密度にワードデコーダ回路を配置することができるも
のである。また、メモリブロックや各デコーダ回路の配
置は、種々の実施形態を採ることができるものである。

この発明は、上記のようなスタティック型ＲＡＭの他、
ダイナミック型ＲＡＭや各種プログラマブルＲＯＭ　（
リード・オンリー・メモリ）やマスク型ＲＯＭ等の各種
半導体記憶装置に広く利用でき、上記ＲＡＭやＲＯＭは
マイクロコンピュータ等のようなディジタル集積回路に
内蔵されるものであってもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、メモリセルが結合される分割ワード線を持
つ複数のメモリブロックに対して共通に配置される主ワ
ード線の信号を受ける駆動ＭＯＳＦＥＴ、この駆動ＭＯ
Ｓ　Ｆ　ＥＴを共通としてそれぞれ直列形態にされ、複
数の分割ワード線に対応したプリデコード信号をそれぞ
れ受ける駆動ＭＯＳＦＥＴ、及びこれらの各駆動ＭＯＳ
ＦＥＴのドレインに設けられる負荷手段とにより上記複
数の分割ワード線の中から１つの分割ワード線を選ぶデ
コーダ回路を構成し、各出力信号をインバータ回路を介
して分割ワード線に伝える。

この構成では、１つの分割ワード線を選択するための単
位の選択回路は、実質的に１つの駆動ＭＯＳＦＥＴと負
荷ＭＯＳ　Ｆ　ＥＴ及びインバータ回路から構成できる
から、主ワード線に対して多数の分割ワード線を高密度
に配置することが可能となり高集積化、高速化及び低消
費電力化を実現できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、そのＸアドレスデコーダ回路の単位デコーダ
回路ＵＸＤＣＲの一実施例を示す具体的回路図、 第３図は、そのワードデコーダ回路ＷＤＲの一実施例を
示す具体的回路図、 第４図は、そのワードプリデコーダ回路ＰＤＣの一実施
例を示す具体的回路図、 第５図は、そのＹデコーダ回路の一実施例を示す具体的
回路図、 第６図は、従来技術の一例を説明するためのブロック図
である。 ＭＢＩ〜ＭＢ３２・・メモリブロック、ＭＷＬ・・主ワ
ード線、ＷＬ・・分割ワード線、ＸＤＣＲ・・Ｘデコー
ダ回路、ＵＸＤＣＲ・・単位回路、ＷＤＲ・・ワードデ
コーダ回路、ＰＤＣ・・ワードプリデコーダ回路、ＣＷ
・・カラムスイッチ回路、ＳＡ・・センスアンプ、ＷＡ
・・ライトアンプ、ＸＡＤＢ・・Ｘアドレスバッファ、
ＡＴＤ・・アドレス信号変化検出回路、ＰＤＣＲ・・プ
リデコーダ回路、ＹＡＤＢ・・Ｙアドレスバッファ、１
０Ｂ・・入出カバソファ、ＣＣＢ・・制御バッファ、Ｍ
Ｃ・・メモリセル、Ｎ１〜Ｎ２０・・ＣＭＯＳインバー
タ回路、Ｎ２１〜Ｎ２４・・遅延回路（ＣＭＯＳインバ
ータ回路）

Claims (1)

1. 【特許請求の範囲】 １、メモリセルが結合される分割ワード線を持つ複数の
   メモリブロックと、主ワード線の信号を受ける駆動ＭＯ
   ＳＦＥＴ、この駆動ＭＯＳＦＥＴを共通としてそれぞれ
   直列形態にされ、複数の分割ワード線に対応したプリデ
   コード信号をそれぞれ受ける駆動ＭＯＳＦＥＴ、これら
   の各駆動ＭＯＳＦＥＴのドレインに設けられる負荷手段
   、及び上記駆動ＭＯＳＦＥＴのドレイン出力を受けて分
   割ワード線を駆動するインバータ回路からなるワードデ
   コーダ回路とを備えてなることを特徴とする半導体記憶
   装置。 ２、上記ワードデコーダ回路は、分割ワード線を持つ一
   対のメモリブロックの中央に配置され、上記主ワード線
   を受ける駆動ＭＯＳＦＥＴを共通とし、上記左右のメモ
   リブロックに対応したプリデコード信号を受ける駆動Ｍ
   ＯＳＦＥＴとを含むものであることを特徴とする特許請
   求の範囲第１項記載の半導体記憶装置。 ３、上記ワードデコーダ回路を構成する駆動ＭＯＳＦＥ
   Ｔは、ＮチャンネルＭＯＳＦＥＴからなり、負荷手段は
   定常的にオン状態にされるＰチャンネルＭＯＳＦＥＴか
   らなるものであることを特徴とする特許請求の範囲第１
   又は第２項記載の半導体記憶装置。 ４、上記ワードデコーダ回路に入力する信号電圧とワー
   ドデコーダ回路の電源電圧あるいは出力信号電圧とが異
   なることを特徴とする特許請求の範囲第１又は第２項記
   載の半導体記憶装置。