JPH01147656A - マイクロプロセッサ - Google Patents

マイクロプロセッサ

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JPH01147656A
JPH01147656A JP62307165A JP30716587A JPH01147656A JP H01147656 A JPH01147656 A JP H01147656A JP 62307165 A JP62307165 A JP 62307165A JP 30716587 A JP30716587 A JP 30716587A JP H01147656 A JPH01147656 A JP H01147656A
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JP
Japan
Prior art keywords
instruction
auxiliary processor
request signal
signal
processor
Prior art date
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Pending
Application number
JP62307165A
Other languages
English (en)
Inventor
Takahiro Tokuume
徳梅　孝啓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to US07/279,795 priority patent/US4979102A/en
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G06F15/8015—One dimensional arrays, e.g. rings, linear arrays, buses
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a secondary processor, e.g. coprocessor

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  • Computing Systems (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサに関し、特に必要に応じて
補助プロセッサを接続し、所定の処理を・行うマイクロ
プロセッサに関する。
〔従来の技術〕
従来、この種のマイクロプロセッサは］補助プロセッサ
の接続・非接続を判断する機能は有していなかった。
従って、補助プロセッサの接続・非接続の指定をプログ
ラム開発時に行ない、非接続が指定された場合には、補
助プロセッサ駆動用の命令を内部実行用の命令に置き換
える方法が一般的であった。
即ち、補助プロセッサが接続されてい一場合には補助プ
ロセッサ駆動用の命令を含んだプログラムを、また、補
助プロセッサが接続されていない場合には補助プロセッ
サ駆動用の命令を含まないプログラムを準備する必要が
あった。
〔発明が解決しようとする問題点〕
上述した従来のマイクロプロセッサは、補助プロセッサ
の接続・非接続によって異なるプログラムを準備しなけ
ればならない構成となっているので、装置の性能向上の
ために、補助プロセッサを追加準備しようとすると、補
助プロセッサを装着するだけでなく、メモリや磁気ディ
スク等に格納されている全てのプログラムを変更するこ
とになり、プログラムの変更や変更されたプログラムを
格納するメモリや磁気ディスクの製作等に多大な時間と
費用を必要とするという欠点があった。
本発明の目的は、補助プロセッサが接続・非接続のいず
れの場合であっても同一のプログラムで命令を実行する
ことができ、補助プロセッサを追加準備する場合にも、
従来必要であったプログラム変更に伴う多大な時間と費
用がかからないマイクロプロセッサを提供することにあ
る。
〔問題点を解決するための手段〕
本発明のマイクロプロセッサは、命令を解読してこの命
令が補助プロセッサ駆動用の命令であるか否かを判定す
る命令判定手段と、この命令判定手段の判定結果が補助
プロセッサ駆動用の命令であると出たとき、所定の期間
、補助プロセッサからの動作要求信号がアクティブであ
るかインアクティブであるかをモニタする動作要求信号
モニタ手段と、この動作要求信号モニタ手段のモニタ結
果がアクティブであるとき、前記補助プロセッサへ命令
実行をまかせるための動作許可信号を出力する動作許可
手段と、前記命令判定手段の判定結果が補助プロセッサ
駆動用の命令であると出、かつ前記動作要求信号モニタ
手段のモニタ結果がインアクティブであるとき、内部割
込み信号を発生し所定の割込み処理をする手段とを有し
ている。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１図は本発明の一実施例を示すブロック図である。
命令判定手段１は、命令ＳＩＮを解読してこの命令ＳＩ
Ｎが補助プロセッサ駆動用の命令であるか否かを判定す
る。
動作要求信号モニタ手段２は、令名判定手段１の判定結
果が「補助プロセッサ駆動用の命令である」と出たとき
、所定の期間、例えば数クロック間、この実施例のマイ
クロプロセッサ１０と接続する補助プロセッサ２０から
の動作要求信号Ｓ　ＲＥＣがアクティブであるかインア
クティブであるかをモニタする。
動作許可手段３は、動作要求信号モニタ手段２のモニタ
結果が「アクティブ」であるとき、補助プロセッサへ命
令の実行をまかせるための動作許可信号ＳＡＣを出力す
る。
内部割込み信号発生手段４は、命令判定手段１の判定結
果が「補助プロセッサ駆動用の命令である」と出、かつ
動作要求信号モニタ手段２のモニタ結果が「インアクテ
ィブ」であるとき、内部割込み信号を発生し、この内部
割込み信号を受けて割込みルーチン実行手段５において
所定の割込み処理が行なわれる。
同期信号発生手段６は、マイクロプロセッサ１０の各部
及び補助プロセッサ２０ヘクロツク信号等の同期信号Ｓ
ＣＫを出力する。
ゲート手段７は、割込みルーチン実行手段５及び補助プ
ロセッサ２０の命令実行が終ったとき、再び命令判定手
段１の判定動作を開始させる構成となっている。
この実施例のマイクロプロセッサ１０と接続する補助プ
ロセッサ２０は、マイクロプロセッサ１０から出力され
る同期信号Ｓ。Ｋを受信して、マイクロプロセッサ１０
と同期して動作している。
また、補助プロセッサ２０は、命令ＳＩＮを解読し補助
プロセッサ駆動用の命令以外の命令を読み込んだ時には
その命令を無視するが、補助プロセッサ駆動用の命令を
読み込むと、マイクロプロセッサ１０に動作要求信号Ｓ
　ＲＥＣを出力し、動作許可信号ＳＡＣを受信した後に
命令の実行を開始する。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための流れ図であ
る。
まず、命令ＳＩＮを解読し補助プロセッサ駆動用の命令
を読込むと（ステップＳ１．Ｓ２　）、一定の期間、動
作要求信号Ｓ　ＲＥＣをモニタする（Ｓｓ）。
このとき、補助プロセッサ２０が接続されていれば、動
作要求信号Ｓ　ＲＲＣがアクティブとなるので、マイク
ロプロセッサ１０は動作許可信号ＳＡＣを出力し、補助
プロセッサ２０に命令実行をまかせる（Ｓ４　、　　Ｓ
５　）。
その後、マイクロプロセッサ１０は動作要求信号Ｓ　Ｒ
ＥＣをモニタし続け、動作要求信号Ｓ　ＲｔＣがインア
クティブになると（Ｓ６）再び命令の解読から始まる動
作をくり返す。
一方、補助プロセッサ２０が接続されていなければ、動
作要求信号Ｓ　ＲｔＩＣがアクティブとならないので（
インアクティブのまま）マイクロプロセッサ１０は内部
割込み信号を発生させ（Ｓｔ）、割込みルーチンの実行
へ移行する（Ｓｓ）、この時、割込みルーチンに補助プ
ロセッサ２０の動作と等価な処理を行なうプログラムを
格納しておけば、補助プロセッサが接続されている場合
と等しい処理を行なうことが可能となる。
また、補助プロセッサ駆動用の命令でない場合は、その
命令が実行される（Ｓ９）。
従って、補助プロセッサ２０が接続されていても接続さ
れていなくても同一のプログラムでマイクロプロセッサ
１０を動作させることができ、従来のようにプログラム
の変更がないので、プログラム変更に伴う多大な時間と
費用を節減することができる なお、この実施例の各手段は、ハードウェアで実現する
もともできるし、ＲＯＭ、ＲＡＭ。
ｃｐｕ、入出力ボート等のハードウェアとソフトウェア
とを組合せて実現することもできる。
〔発明の効果〕
以上説明したように本発明は、補助プロセッサ駆動用の
命令を解読すると、補助プロセッサの接続・非接続をモ
ニタしてその結果に応じて以降の処理を補助プロセッサ
にまかせるか内部割込み処理とするかを制御する構成と
することにより、補助プロセッサが接続・非接続いずれ
の場合であっても同一のプログラムで命令を実行するこ
とができ、従来必要としていたプログラム変更に伴う多
大な時間と費用を節減することができる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示された実施例の動作を説明するための流れ図
である。 １・・・命令判定手段、２・・・動作要求信号モニタ手
段、３・・・動作許可手段、４・・・内部割込み信号発
生手段、５・・・割込みルーチン実行手段、６・・・同
期信号発生手段、７・・・ゲート手段、１０・・・マイ
クロプロセッサ、２０・・・補助プロセッサ、８１〜Ｓ
８・・・ステップ。

Claims (1)

    【特許請求の範囲】
  1. 命令を解読してこの命令が補助プロセッサ駆動用の命令
    であるか否かを判定する命令判定手段と、この命令判定
    手段の判定結果が補助プロセッサ駆動用の命令であると
    出たとき、所定の期間、補助プロセッサからの動作要求
    信号がアクティブであるかインアクティブであるかをモ
    ニタする動作要求信号モニタ手段と、この動作要求信号
    モニタ手段のモニタ結果がアクティブであるとき、前記
    補助プロセッサへ命令実行をまかせるための動作許可信
    号を出力する動作許可手段と、前記命令判定手段の判定
    結果が補助プロセッサ駆動用の命令であると出、かつ前
    記動作要求信号モニタ手段のモニタ結果がインアクティ
    ブであるとき、内部割込み信号を発生し所定の割込み処
    理をする手段とを有することを特徴とするマイクロプロ
    セッサ。
JP62307165A 1987-12-03 1987-12-03 マイクロプロセッサ Pending JPH01147656A (ja)

Priority Applications (2)

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JP62307165A JPH01147656A (ja) 1987-12-03 1987-12-03 マイクロプロセッサ
US07/279,795 US4979102A (en) 1987-12-03 1988-12-05 Microprocessor operable under direct connection to coprocessor

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