JPH01150361A - ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタの製造方法Info
- Publication number
- JPH01150361A JPH01150361A JP62310209A JP31020987A JPH01150361A JP H01150361 A JPH01150361 A JP H01150361A JP 62310209 A JP62310209 A JP 62310209A JP 31020987 A JP31020987 A JP 31020987A JP H01150361 A JPH01150361 A JP H01150361A
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- JP
- Japan
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- bipolar transistor
- semiconductor
- heterojunction bipolar
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はへテロ接合バイポーラトランジスタの製造方法
に関する。
に関する。
ＧａＡｓ／Ａ Ｉ ＧａＡｓ系材料を用いた従来のへテ
ロ接合バイボー２トランジスタの代表的な構造を第３図
に示す。第３図に示すように、半絶縁性ＧａＡｓ基板１
の上に順次積層して設けたｎ＋型ＧａＡｓコレクタ層２
、ｎ型ＧａＡｓコレクタ層３、ｐ＋型Ｇ ａ Ａ ｓベ
ース層４と、ｐ＋型Ｇａ Ａ ｓベース層４の上に選択
的に順次積層して設けたｎ型ＡｌＧａＡｓエミツタ層５
及びｎ＋型Ｇ、ａＡｓエミッタ層６と、ｎ型Ａ Ｉ Ｇ
ａ Ａ Ｓ エミツタ層５及びｎ＋型ＧａＡｓ工部ペ
ースＮ７と、ｎ＋型ＧａＡｓエミッタ層６の上に設けた
エミッタ電極８と、ｐ＋型外部ペース層７の上に設けた
ペース電極９と、ｐ＋型外部ペース層７０周縁のｎ型Ｇ
ａＡｓコレクタ層３を選択的に除去して露出したｎ“型
Ｇ ａ Ａ ｓコレクタ層２の上に設けたコレクタ電極
１０とを含んでヘテロ接合バイポーラトランジスタが構
成される。
ロ接合バイボー２トランジスタの代表的な構造を第３図
に示す。第３図に示すように、半絶縁性ＧａＡｓ基板１
の上に順次積層して設けたｎ＋型ＧａＡｓコレクタ層２
、ｎ型ＧａＡｓコレクタ層３、ｐ＋型Ｇ ａ Ａ ｓベ
ース層４と、ｐ＋型Ｇａ Ａ ｓベース層４の上に選択
的に順次積層して設けたｎ型ＡｌＧａＡｓエミツタ層５
及びｎ＋型Ｇ、ａＡｓエミッタ層６と、ｎ型Ａ Ｉ Ｇ
ａ Ａ Ｓ エミツタ層５及びｎ＋型ＧａＡｓ工部ペ
ースＮ７と、ｎ＋型ＧａＡｓエミッタ層６の上に設けた
エミッタ電極８と、ｐ＋型外部ペース層７の上に設けた
ペース電極９と、ｐ＋型外部ペース層７０周縁のｎ型Ｇ
ａＡｓコレクタ層３を選択的に除去して露出したｎ“型
Ｇ ａ Ａ ｓコレクタ層２の上に設けたコレクタ電極
１０とを含んでヘテロ接合バイポーラトランジスタが構
成される。
第３図の構造においては、エミッタ・ペース接合かへテ
ロ接合になっておシ、ベース層からエミツタ層への正孔
の注入が少なくなる。したがって、ベース層のキャリア
濃度（正孔濃度）を高くした場合においても、ホモ接合
バイポーラトランジスタに比べて高いエミッタ注入効率
を得ることができる。すなわち、第３図に示したへテロ
接合バイポーラトランジスタにおいては、低いペース抵
抗と高い電流増幅率が同時に実現でき、高速動作が可能
なトランジスタを提供することができる。
ロ接合になっておシ、ベース層からエミツタ層への正孔
の注入が少なくなる。したがって、ベース層のキャリア
濃度（正孔濃度）を高くした場合においても、ホモ接合
バイポーラトランジスタに比べて高いエミッタ注入効率
を得ることができる。すなわち、第３図に示したへテロ
接合バイポーラトランジスタにおいては、低いペース抵
抗と高い電流増幅率が同時に実現でき、高速動作が可能
なトランジスタを提供することができる。
第３図に示した構造のへテロ接合バイポーラトランジス
タを単体デバイスとして用いる場合は、性能および製造
上で基本的に問題はない。しかし、ヘテロ接合バイポー
ラトランジスタを集積化して回路を構成する場合には、
いくつかの改善すべき問題がある。すなわち、第３図に
示すようなメサ構造では、ひとつのバイポーラトランジ
スタの各電極間に大きな段差が存在するため、多数のへ
テロ接合バイポーラトランジスタを同一基板上に集積し
た場合には、これらの表面の凹凸が素子間配線の段切れ
の原因となシ易い。また、メサ構造は、メサエッチング
用マスクの目合わせ寸法の余裕やメサ段差形状の広がり
などを含むため、基本的に素子の微細化に不向きであシ
大規模の集積化を図るのが困難となる。
タを単体デバイスとして用いる場合は、性能および製造
上で基本的に問題はない。しかし、ヘテロ接合バイポー
ラトランジスタを集積化して回路を構成する場合には、
いくつかの改善すべき問題がある。すなわち、第３図に
示すようなメサ構造では、ひとつのバイポーラトランジ
スタの各電極間に大きな段差が存在するため、多数のへ
テロ接合バイポーラトランジスタを同一基板上に集積し
た場合には、これらの表面の凹凸が素子間配線の段切れ
の原因となシ易い。また、メサ構造は、メサエッチング
用マスクの目合わせ寸法の余裕やメサ段差形状の広がり
などを含むため、基本的に素子の微細化に不向きであシ
大規模の集積化を図るのが困難となる。
メサ構造において、表面エミッタ電極との段差が最も大
きくなるのは最下部のコレクタ電極である。したがって
、このコレクタ電極を表面から取り出す方法として、表
面のｎ型ＡｌＧａＡｓ層からｐ＋型ベース層を通してｎ
型不純物をイオン注入して、ｐ＋型ペース層をｎ＋型に
反転させる方法が考えられる。しかし、ヘテロ接合バイ
ポーラトランジスタでは、通常ペース領域の正孔−度が
１０１８〜１０１９ｃｍ−３と高いため、これを再びｎ
＋型に反転するのは、ｎ型不純物のイオン注入によって
高濃度ｎ＋ＧａＡｓ層を形成するのが元々困難である事
実を考え合わせると、実際にはｐ＋層を反転して低抵抗
のｎ＋層を形成するのは極めて困難となる。
きくなるのは最下部のコレクタ電極である。したがって
、このコレクタ電極を表面から取り出す方法として、表
面のｎ型ＡｌＧａＡｓ層からｐ＋型ベース層を通してｎ
型不純物をイオン注入して、ｐ＋型ペース層をｎ＋型に
反転させる方法が考えられる。しかし、ヘテロ接合バイ
ポーラトランジスタでは、通常ペース領域の正孔−度が
１０１８〜１０１９ｃｍ−３と高いため、これを再びｎ
＋型に反転するのは、ｎ型不純物のイオン注入によって
高濃度ｎ＋ＧａＡｓ層を形成するのが元々困難である事
実を考え合わせると、実際にはｐ＋層を反転して低抵抗
のｎ＋層を形成するのは極めて困難となる。
本願発明の目的は、上記欠点を除去し、配線間の段差の
少ないヘテロ接合バイポーラトランジスタの製造方法を
提供することにある。
少ないヘテロ接合バイポーラトランジスタの製造方法を
提供することにある。
本発明のへテロ接合バイポーラトランジスタの製造方法
は、半絶縁性半導体基板の一主面に一導電型の第１の半
導体からなるコレクタ領域を選択イオン注入により形成
する工程と、前記コレクタ領域の一部とこれに隣接する
前記半絶縁性半導体基板を含む領域の表面に選択イオン
注入によシ逆導電型の第１の半導体からなるペース領域
を形成する工程と、前記ペース領域の一部上面をエツチ
ング除去して凹部を形成する工程と、前記凹部の底面上
に一導電型で且つ第１の半導体よシも広い禁制帯をもつ
第２の半導体からなるエミッタ領域を選択エピタキシャ
ル再成長する工程とを含んで構成される。
は、半絶縁性半導体基板の一主面に一導電型の第１の半
導体からなるコレクタ領域を選択イオン注入により形成
する工程と、前記コレクタ領域の一部とこれに隣接する
前記半絶縁性半導体基板を含む領域の表面に選択イオン
注入によシ逆導電型の第１の半導体からなるペース領域
を形成する工程と、前記ペース領域の一部上面をエツチ
ング除去して凹部を形成する工程と、前記凹部の底面上
に一導電型で且つ第１の半導体よシも広い禁制帯をもつ
第２の半導体からなるエミッタ領域を選択エピタキシャ
ル再成長する工程とを含んで構成される。
本発明の製造方法では、選択イオン注入技術およびヘテ
ロエピタキシャル再成長技術を採用することによシ、配
線間の段差の少ないヘテロ接合バイポーラトランジスタ
を実現することができる。
ロエピタキシャル再成長技術を採用することによシ、配
線間の段差の少ないヘテロ接合バイポーラトランジスタ
を実現することができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｆ）は、本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図である。
ための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ基
板１の上に例えばＳｉイオンの選択イオン注入によって
、ｎ型ＧａＡｓコレクタ層３を形成する。
板１の上に例えばＳｉイオンの選択イオン注入によって
、ｎ型ＧａＡｓコレクタ層３を形成する。
Ｓｉイオンの注入条件としては、例えば加速エネルギー
２５０ｋｅＶでドーズ量３Ｘ １０”ｃｍ−”とするこ
とができる。Ｓｉイオン注入後、基板表面を例えばＳｉ
ＮｘＭで覆い、ＳＯＯ℃で２０分間の活性化熱処理を行
った後、ＳｉＮｘ膜を除去する。
２５０ｋｅＶでドーズ量３Ｘ １０”ｃｍ−”とするこ
とができる。Ｓｉイオン注入後、基板表面を例えばＳｉ
ＮｘＭで覆い、ＳＯＯ℃で２０分間の活性化熱処理を行
った後、ＳｉＮｘ膜を除去する。
次に、第１図（ｂ）に示すように、ｎ型Ｇ ａ Ａ ｓ
コレクタ層３の一部とこれに隣接する半絶縁性Ｇ ａ
Ａ ｓ基板１を含む領域の表面に％Ｂｅイオンおるいは
Ｍｇイオンを選択的にイオン注入してｐ＋型ＧａＡｓペ
ース層４を形成する。Ｍｇイオン注入を用いた場合の注
入条件としては、例えば加速エネルギー５０ｋｅＶでド
ーズ量Ｉ Ｘ １０ ” ｃｍ−”とすることができる
。打ち込まれたＭｇイオンの活性化には、例えば８００
℃で５秒の短時間熱処理を用いることができる。本実施
例では、打ち込まれたＳｉイオンとＭｇイオンの活性化
熱処理をそれぞれ独立に２回に分けて行ったが、Ｍｇイ
オン注入後に両方のイオンの活性化を一回の熱処理工程
によって同時に行ってもよい。
コレクタ層３の一部とこれに隣接する半絶縁性Ｇ ａ
Ａ ｓ基板１を含む領域の表面に％Ｂｅイオンおるいは
Ｍｇイオンを選択的にイオン注入してｐ＋型ＧａＡｓペ
ース層４を形成する。Ｍｇイオン注入を用いた場合の注
入条件としては、例えば加速エネルギー５０ｋｅＶでド
ーズ量Ｉ Ｘ １０ ” ｃｍ−”とすることができる
。打ち込まれたＭｇイオンの活性化には、例えば８００
℃で５秒の短時間熱処理を用いることができる。本実施
例では、打ち込まれたＳｉイオンとＭｇイオンの活性化
熱処理をそれぞれ独立に２回に分けて行ったが、Ｍｇイ
オン注入後に両方のイオンの活性化を一回の熱処理工程
によって同時に行ってもよい。
次に、第１図（ｃ） Ｋ示すように、Ｓｉｎ、膜１１を
基板全面に３００ｎｍの厚さで堆積し、ホ） １７ソグ
ラフイ技術により選択的にエツチングして開口部を形成
する。この開口部はｐ＋型ＧａＡｓペース層４の上部、
あるいはｐ＋型Ｇ ａ Ａ ｓペース層４および半絶縁
性基板１を含む領域の上部に形成する。
基板全面に３００ｎｍの厚さで堆積し、ホ） １７ソグ
ラフイ技術により選択的にエツチングして開口部を形成
する。この開口部はｐ＋型ＧａＡｓペース層４の上部、
あるいはｐ＋型Ｇ ａ Ａ ｓペース層４および半絶縁
性基板１を含む領域の上部に形成する。
次に、第１図（ｄ）に示すように、Ｓｉｎ、膜１１をマ
スクとして開口部のｐ＋型Ｇ ａ Ａ ｓペース層４を
１１００ｎの深さにエツチングして凹部を形成する。
スクとして開口部のｐ＋型Ｇ ａ Ａ ｓペース層４を
１１００ｎの深さにエツチングして凹部を形成する。
次に、第１図（ｅ）に示すように、分子線エピタキシャ
ル成長法を用いて、前記凹部の底面にｎ型ＡｌＧａＡｓ
ｘミッタ層５およびｎ＋ＧａＡｓ−ｒ−ミッタ層６を順
次エピタキシャル成長する。ｎ型ＡＩＧ ａ Ａ ｓエ
ミッタ層５およびｎ” ＧａＡｓエミツタ層６の厚さは
、例えばそれぞれ１５０ｎｍおよび５０ｎｍとすること
ができる。ここで、ｎ型Ａ Ｉ ＧａＡｓエミツタ層５
とｐ＋型Ｇ ａ Ａ ｓペース４４との間のへテロ接合
におけるＡ１組成の変化の形態は、階段状あるいは傾斜
状のいずれに選んでもよい。廖次に、第１図（ｆ）に示
すように、ＳｉＯ□膜１１全１１ば弗酸（ＨＦ）を用い
てエツチング除去し、ホトリソグラフィ、真空蒸着およ
び合金化熱処理技術によシ、エミッタ電極８、ベース電
極９およびコレクタ電極１０をそれぞれ形成し、本発明
の金化熱処理した金ゲルマニウムニツケル膜で上層で上
層がチタン金膜からなる二重膜構造である。
ル成長法を用いて、前記凹部の底面にｎ型ＡｌＧａＡｓ
ｘミッタ層５およびｎ＋ＧａＡｓ−ｒ−ミッタ層６を順
次エピタキシャル成長する。ｎ型ＡＩＧ ａ Ａ ｓエ
ミッタ層５およびｎ” ＧａＡｓエミツタ層６の厚さは
、例えばそれぞれ１５０ｎｍおよび５０ｎｍとすること
ができる。ここで、ｎ型Ａ Ｉ ＧａＡｓエミツタ層５
とｐ＋型Ｇ ａ Ａ ｓペース４４との間のへテロ接合
におけるＡ１組成の変化の形態は、階段状あるいは傾斜
状のいずれに選んでもよい。廖次に、第１図（ｆ）に示
すように、ＳｉＯ□膜１１全１１ば弗酸（ＨＦ）を用い
てエツチング除去し、ホトリソグラフィ、真空蒸着およ
び合金化熱処理技術によシ、エミッタ電極８、ベース電
極９およびコレクタ電極１０をそれぞれ形成し、本発明
の金化熱処理した金ゲルマニウムニツケル膜で上層で上
層がチタン金膜からなる二重膜構造である。
第２図（ａ）〜（ｄ）は本発明の一実施例におけるエミ
ッタ、ペースおよびコレクタの各領域の幾何学的配置を
説明するための平面図である。
ッタ、ペースおよびコレクタの各領域の幾何学的配置を
説明するための平面図である。
第２図（ａ）〜（ｄ）に示すようにｎｆｌＪ、ＧａＡｓ
コレクタ層３、ｐ＋型ＧａＡｓベース層４およびｎｆｊ
Ａ、ｌ ＧａＡｓエミツタ層５の各領域の相互の配置
を組合せた幾何学的配置例がそれぞれ実現可能でるる。
コレクタ層３、ｐ＋型ＧａＡｓベース層４およびｎｆｊ
Ａ、ｌ ＧａＡｓエミツタ層５の各領域の相互の配置
を組合せた幾何学的配置例がそれぞれ実現可能でるる。
本実施例では、エミッタおよびコレクタがｎＨ＋３でベ
ースがｐ！ｌｒ！の所謂ｎ ｐ ｎ型トランジスタを例
として説明したが、ｐｎｐＷ）ランジスタの構造におい
ても本発明の方法は同様に適用可能である。
ースがｐ！ｌｒ！の所謂ｎ ｐ ｎ型トランジスタを例
として説明したが、ｐｎｐＷ）ランジスタの構造におい
ても本発明の方法は同様に適用可能である。
以上説明したように本発明は、半絶縁性半導体基板中に
コレクタ領域及びペース領域を埋込んで形成することに
より、ペース電極およびコレクタ電極を同一平面上から
取り出すことが可能とカシ、従来のトランジスタに比べ
て配線間の段差を著しく減少することができる。また、
本実施例で得られたヘテロ接合バイポーラトランジスタ
では、ベース・コレクタ間の境界領域を最小限に小さく
することができ、同一のエミッタ寸法の場合、従来のト
ランジスタに比べて高周波特性を格段に向上させること
が可能であり、本発明の方法によれば、高集積化に有利
な構造をもつヘテロ接合バイポーラトランジスタを容易
に製造することができるという効果を有する。
コレクタ領域及びペース領域を埋込んで形成することに
より、ペース電極およびコレクタ電極を同一平面上から
取り出すことが可能とカシ、従来のトランジスタに比べ
て配線間の段差を著しく減少することができる。また、
本実施例で得られたヘテロ接合バイポーラトランジスタ
では、ベース・コレクタ間の境界領域を最小限に小さく
することができ、同一のエミッタ寸法の場合、従来のト
ランジスタに比べて高周波特性を格段に向上させること
が可能であり、本発明の方法によれば、高集積化に有利
な構造をもつヘテロ接合バイポーラトランジスタを容易
に製造することができるという効果を有する。
第１図（ａ）〜＜ｆ＞は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｄ）は本発明の一実施例におけるエミッタ、ペー
スおよびコレクタの各領域の幾何学的配置を説明するた
めの平面図、第３図は従来のへテロ接合バイポーラトラ
ンジスタの一例を示す半導体チツブの断面図である。 １・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・
・・・ｎ小型ＧａＡｓコレクタ層、３・・・・・・ｎ型
ＧａＡｓコレクタ層、４・・・・・・ｐ＋型Ｇ ａ Ａ
ｓペース層、５ ・−−−−・ｎ型Ａ Ｉ Ｇ ａ
Ａ ｓエミッタ層、６・・・・・・ｎ＋型ＧａＡｓエミ
ッタ層、７・・・・・・ｐ小型外部ベース層、８・・・
・・・エミッタ電極、９・・・・・・ペース電極、１０
・・・・・・コレクタ電極、１１・・・・・・５ｉＯ１
膜。 代理人 弁理士 内 原 晋 茶／図
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｄ）は本発明の一実施例におけるエミッタ、ペー
スおよびコレクタの各領域の幾何学的配置を説明するた
めの平面図、第３図は従来のへテロ接合バイポーラトラ
ンジスタの一例を示す半導体チツブの断面図である。 １・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・
・・・ｎ小型ＧａＡｓコレクタ層、３・・・・・・ｎ型
ＧａＡｓコレクタ層、４・・・・・・ｐ＋型Ｇ ａ Ａ
ｓペース層、５ ・−−−−・ｎ型Ａ Ｉ Ｇ ａ
Ａ ｓエミッタ層、６・・・・・・ｎ＋型ＧａＡｓエミ
ッタ層、７・・・・・・ｐ小型外部ベース層、８・・・
・・・エミッタ電極、９・・・・・・ペース電極、１０
・・・・・・コレクタ電極、１１・・・・・・５ｉＯ１
膜。 代理人 弁理士 内 原 晋 茶／図
Claims (1)
- 半絶縁性半導体基板の一主面に一導電型の第１の半導
体からなるコレクタ領域を選択イオン注入により形成す
る工程と、前記コレクタ領域の一部とこれに隣接する前
記半絶縁性半導体基板を含む領域の表面に選択イオン注
入により逆導電型の第１の半導体からなるベース領域を
形成する工程と、前記ベース領域の一部上面をエッチン
グ除去して凹部を形成する工程と、前記凹部の底面上に
一導電型で且つ第１の半導体よりも広い禁制帯をもつ第
２の半導体からなるエミッタ領域を選択エピタキシャル
再成長する工程とを含むことを特徴とするヘテロ接合バ
イポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62310209A JPH01150361A (ja) | 1987-12-07 | 1987-12-07 | ヘテロ接合バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62310209A JPH01150361A (ja) | 1987-12-07 | 1987-12-07 | ヘテロ接合バイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01150361A true JPH01150361A (ja) | 1989-06-13 |
Family
ID=18002505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62310209A Pending JPH01150361A (ja) | 1987-12-07 | 1987-12-07 | ヘテロ接合バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01150361A (ja) |
-
1987
- 1987-12-07 JP JP62310209A patent/JPH01150361A/ja active Pending
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