JPS636877A - ヘテロ接合型バイポ−ラトランジスタの製造方法 - Google Patents
ヘテロ接合型バイポ−ラトランジスタの製造方法Info
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- JPS636877A JPS636877A JP61150497A JP15049786A JPS636877A JP S636877 A JPS636877 A JP S636877A JP 61150497 A JP61150497 A JP 61150497A JP 15049786 A JP15049786 A JP 15049786A JP S636877 A JPS636877 A JP S636877A
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- H10D64/231—Emitter or collector electrodes for bipolar transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D10/01—Manufacture or treatment
- H10D10/021—Manufacture or treatment of heterojunction BJTs [HBT]
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/80—Heterojunction BJTs
- H10D10/821—Vertical heterojunction BJTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/011—Bipolar transistors
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ペテロ接合型バイポーラトランジスタの製造
方法に関する。
方法に関する。
本発明は、ヘテロ接合型バイポーラトランジスタの製造
方法であり、ベース領域の取出し電１領域に形成した凹
部内で、且つベース領域上に接してエミッタ領域をエピ
タキシャル成長で形成するごとにより、素子の均一化、
外部へ−ス１１を抗の低減化等を図ることができるよう
にしたものである。
方法であり、ベース領域の取出し電１領域に形成した凹
部内で、且つベース領域上に接してエミッタ領域をエピ
タキシャル成長で形成するごとにより、素子の均一化、
外部へ−ス１１を抗の低減化等を図ることができるよう
にしたものである。
ｍ−ｖ族化合物半導体、特にＡ Ｉ ＧａＡｓ糸化合物
化合物半導体タキシャル技術の進歩によってペテロ接合
素子が実現されており、その具体例としてＬＰＥ （液
相エピタキシャル成長）法によるＡｌＧａＡｓ／ Ｇａ
Ａｓダブルへテロ接合型半導体レーザがある。このよう
な素子を製造するために気相成仏法、分子線成長法など
が開発され、よりペテロ界面の急峻さが要求される素子
も次々と誕生している。
化合物半導体タキシャル技術の進歩によってペテロ接合
素子が実現されており、その具体例としてＬＰＥ （液
相エピタキシャル成長）法によるＡｌＧａＡｓ／ Ｇａ
Ａｓダブルへテロ接合型半導体レーザがある。このよう
な素子を製造するために気相成仏法、分子線成長法など
が開発され、よりペテロ界面の急峻さが要求される素子
も次々と誕生している。
これらの中には高電子移動度トランジスタ（ＩＩＥＭＴ
）、本発明に係るヘテロ接合型バイポーラトランジスタ
（ＨＢＴ）などがある。
）、本発明に係るヘテロ接合型バイポーラトランジスタ
（ＨＢＴ）などがある。
ヘテロ接合型バイポーラトランジスタは、シリコンなど
によるホモ接合型バイポーラトランジスタが有する欠点
を克服することができるトランジスタである。即ち、エ
ミッタ（Ｆ、 ）にへｌＧａへｓ１ベース（Ｂ）及びコ
レクタ（Ｃ）にＧａＡｓを用いた場合のへテロ接合型ト
ランジスタを例にとると、ベース中の多数キャリアであ
る正孔は、Ｆ、 −８間のバンドギャップ差（ΔＥｇ）
のエネルギー障壁のためエミッタ中に拡散するごとがで
きず、ベース電流は減少し、エミッタからベースへの電
子の注入効率が増加する。従って、ベース濃度を大きく
し、エミッタ濃度を小さくしても増幅度（β＝Ｉｃ／
Ｉ Ｒ）を大きくすることができる。このことは高速性
に関係するベース抵抗とＥ−Ｂ問答９を小さくすること
ができることを意味し、シリコン・バイポーラトランジ
スタより高速であることが理論的にも実験的にも示され
ている。
によるホモ接合型バイポーラトランジスタが有する欠点
を克服することができるトランジスタである。即ち、エ
ミッタ（Ｆ、 ）にへｌＧａへｓ１ベース（Ｂ）及びコ
レクタ（Ｃ）にＧａＡｓを用いた場合のへテロ接合型ト
ランジスタを例にとると、ベース中の多数キャリアであ
る正孔は、Ｆ、 −８間のバンドギャップ差（ΔＥｇ）
のエネルギー障壁のためエミッタ中に拡散するごとがで
きず、ベース電流は減少し、エミッタからベースへの電
子の注入効率が増加する。従って、ベース濃度を大きく
し、エミッタ濃度を小さくしても増幅度（β＝Ｉｃ／
Ｉ Ｒ）を大きくすることができる。このことは高速性
に関係するベース抵抗とＥ−Ｂ問答９を小さくすること
ができることを意味し、シリコン・バイポーラトランジ
スタより高速であることが理論的にも実験的にも示され
ている。
ヘテロ接合型バイポーラトランジスタの構造には、第３
図にボすメサ型と第４図に承ずブレーナ型がある。
図にボすメサ型と第４図に承ずブレーナ型がある。
このメサ型バイポーラトランジスタ（１）は、半絶縁性
ＧａＡｓ基板（２）上にｎ” ＧａＡｓより成る厚さ
５０００人の導電層即ちコレクタ電極取出層（３）、ｎ
−ＧａＡｓより成るＰｌさ３０００人のコレクタ＠域
（４）、ｐ −Ｇｌ］ＡＳ７上りなる厚さ１ｏｏｏ人の
ベース領域（５）、ｎ−八Ｉ！ＧａＡｓより成る厚さ１
０００〜１５００人のエミッタ領域（６）及びｎ” −
ＧａＡｓより成る厚さ ５００〜１０００人のキャップ
層（７）が順次形成されて成る。（８）はベース電極、
（９）はエミッタ電極、（１０）はコレクタ電極、 （
１２）は外部ベース層である。このメサ型バイポーラト
ランジスタ（１）は、外部ベースＭ（１２）の−部及び
コレクタ電極取出層（３）の−部をエツチングにより露
出させてその表面に直接電極＋８１ 、 （１０）を
形成し、素子間分離も基＆（２）までエツチングするこ
とにより行っている。（１１）は５ｔ（ｈ等の絶縁層で
ある。このようなメサ型は、試験用として単体素子を作
製する場合、短時間且つ少ない工程で作製することがで
きるため有用であるが、実用的には幾つかの問題点を有
している。即ち例えば、（ｉ）ベース電極を形成する際
、エツチングによる外部ベース層の露出を再現性良く行
うのは困難である、（１１）素子間分離を行う際、−１
１メサ構造では配線が段切れを起す虞れがあり、段差を
分割して股切れを防止しようとすると素子寸法の増大を
招く、また、（ｉｉｉ ）コレクタ電極取出層の電極形
成についても間様の問題点がある。従って、上述したメ
サ型に伴う問題点を解決することができる、素子表面を
平坦化した所謂ブレーナ型は、実用的な単導体Ｓ積回路
（ＩＣ）としては必須の構造である。
ＧａＡｓ基板（２）上にｎ” ＧａＡｓより成る厚さ
５０００人の導電層即ちコレクタ電極取出層（３）、ｎ
−ＧａＡｓより成るＰｌさ３０００人のコレクタ＠域
（４）、ｐ −Ｇｌ］ＡＳ７上りなる厚さ１ｏｏｏ人の
ベース領域（５）、ｎ−八Ｉ！ＧａＡｓより成る厚さ１
０００〜１５００人のエミッタ領域（６）及びｎ” −
ＧａＡｓより成る厚さ ５００〜１０００人のキャップ
層（７）が順次形成されて成る。（８）はベース電極、
（９）はエミッタ電極、（１０）はコレクタ電極、 （
１２）は外部ベース層である。このメサ型バイポーラト
ランジスタ（１）は、外部ベースＭ（１２）の−部及び
コレクタ電極取出層（３）の−部をエツチングにより露
出させてその表面に直接電極＋８１ 、 （１０）を
形成し、素子間分離も基＆（２）までエツチングするこ
とにより行っている。（１１）は５ｔ（ｈ等の絶縁層で
ある。このようなメサ型は、試験用として単体素子を作
製する場合、短時間且つ少ない工程で作製することがで
きるため有用であるが、実用的には幾つかの問題点を有
している。即ち例えば、（ｉ）ベース電極を形成する際
、エツチングによる外部ベース層の露出を再現性良く行
うのは困難である、（１１）素子間分離を行う際、−１
１メサ構造では配線が段切れを起す虞れがあり、段差を
分割して股切れを防止しようとすると素子寸法の増大を
招く、また、（ｉｉｉ ）コレクタ電極取出層の電極形
成についても間様の問題点がある。従って、上述したメ
サ型に伴う問題点を解決することができる、素子表面を
平坦化した所謂ブレーナ型は、実用的な単導体Ｓ積回路
（ＩＣ）としては必須の構造である。
第４図は、イオン注入技術と金属埋込み技術を駆使した
＾Ｅ ＧａＡｓ層 Ｇａ八へプレーナ型へテロ接合バイ
ポーラトランジスタの代表的な構造である。この構造に
１系るトランジスタ（１７）の製法例を簡単に説明する
。
＾Ｅ ＧａＡｓ層 Ｇａ八へプレーナ型へテロ接合バイ
ポーラトランジスタの代表的な構造である。この構造に
１系るトランジスタ（１７）の製法例を簡単に説明する
。
半絶縁性ＧａＡｓ基板（２）上に順次コレクタ電極取出
層（３）となるｎ” ＧａＡｓ層、コレクタ領域（４
）となるｎ Ｇａ＋ｉｓｌ’＝、ベース領域（５）と
なるｐ −ＧａＡｓ＃エミッタ領域（６）となるｎ−Ａ
ｌ ＧａＡｓ層及びキャップ層（７）となるｎ−ＧａＡ
ｓＦｆ４、ｎ” −ＧａＡｓＦｆをエピタキシャル成長
した後、先ず、エミッタ領域（６）を残してｎ” Ｇ
ａＡｓのキャップ層（７）をエツチング除去し、レジス
ト又は５ｉＱ２（１１）をマスクとしてＭｇをイオン注
入した後、アニールによって外部ベース層（１２）を形
成する。次に、Ｂ＋又はＨｌのイＡン注入によって素子
分離領域（１３）及びベース／コレ、フタ分離領域（１
４）を形成する。次にコレクタ電極形成領域の５ｔ（ｈ
（１１）の窓明け、トレンチ（溝部＞ （１５）
の形成、このトレンチ（１５）への金属（１６）の埋め
込みによってトランジスタ（１７）を作製する。
層（３）となるｎ” ＧａＡｓ層、コレクタ領域（４
）となるｎ Ｇａ＋ｉｓｌ’＝、ベース領域（５）と
なるｐ −ＧａＡｓ＃エミッタ領域（６）となるｎ−Ａ
ｌ ＧａＡｓ層及びキャップ層（７）となるｎ−ＧａＡ
ｓＦｆ４、ｎ” −ＧａＡｓＦｆをエピタキシャル成長
した後、先ず、エミッタ領域（６）を残してｎ” Ｇ
ａＡｓのキャップ層（７）をエツチング除去し、レジス
ト又は５ｉＱ２（１１）をマスクとしてＭｇをイオン注
入した後、アニールによって外部ベース層（１２）を形
成する。次に、Ｂ＋又はＨｌのイＡン注入によって素子
分離領域（１３）及びベース／コレ、フタ分離領域（１
４）を形成する。次にコレクタ電極形成領域の５ｔ（ｈ
（１１）の窓明け、トレンチ（溝部＞ （１５）
の形成、このトレンチ（１５）への金属（１６）の埋め
込みによってトランジスタ（１７）を作製する。
〔発明が解決しようとする問題点〕
上述したようにブレーナ型は、メサ型と比べて優れた特
徴を有しているが、従来の製法による場合次のような問
題点がある。即ち、外部ベース領域をＭｇのイオン注入
とアニールで形成するため、外部ベース領域の接触紙尻
とシート抵抗が充分小さくならない。また、Ｍｇのイオ
ン注入によって外部ベース領域を形成するので、ｎ−７
１ＧａＡｓ及びＧａＡｓのエミッタ濃度を大きくするこ
とができず、エミッタ抵抗が大きくなる虞れがある。更
に、Ｍｇの拡散によって微細なエミッタ抵抗の制御性に
問題が生じていた。従っ°ζ、素子の均一性が得にくく
、素子間で特性のバラツキも生じるものであった。
徴を有しているが、従来の製法による場合次のような問
題点がある。即ち、外部ベース領域をＭｇのイオン注入
とアニールで形成するため、外部ベース領域の接触紙尻
とシート抵抗が充分小さくならない。また、Ｍｇのイオ
ン注入によって外部ベース領域を形成するので、ｎ−７
１ＧａＡｓ及びＧａＡｓのエミッタ濃度を大きくするこ
とができず、エミッタ抵抗が大きくなる虞れがある。更
に、Ｍｇの拡散によって微細なエミッタ抵抗の制御性に
問題が生じていた。従っ°ζ、素子の均一性が得にくく
、素子間で特性のバラツキも生じるものであった。
本発明は、上述の点に鑑み、ρ１速性能にすぐれ、また
素子の均一性にすぐれたヘテロ接合型バイポーラトラン
ジスタの製造方法を提供するものである。
素子の均一性にすぐれたヘテロ接合型バイポーラトラン
ジスタの製造方法を提供するものである。
本発明は、化合物半導体基１（２１）上にコレクタ領域
（２３）、ベース領ｊｓｉ（２４）及びエミッタ領域（
３１）を順次形成して成るヘテロ接合型バイポーラトラ
ンジスタ（４１）の製造方法において、エミッタ領域（
３１）をベース領域（２４）の電極取出し領域（４０）
に形成した凹部（３０）内で、且つベース領域（２４）
上に接してエピタキシャル成長で形成することを特徴と
する。
（２３）、ベース領ｊｓｉ（２４）及びエミッタ領域（
３１）を順次形成して成るヘテロ接合型バイポーラトラ
ンジスタ（４１）の製造方法において、エミッタ領域（
３１）をベース領域（２４）の電極取出し領域（４０）
に形成した凹部（３０）内で、且つベース領域（２４）
上に接してエピタキシャル成長で形成することを特徴と
する。
本発明によれば、コレクタ電極取出層（２２）、コレク
タ領域（２３） 、ベース領域（２４）及びベース電極
取出し領域（２５）がエピタキシャル成長ご形成され、
さらにベース電極取出し領域（２５）に形成した四部（
３０）内に再度エピタキシャル成長によりエミッタ領域
（３１）が形成される。したがって、ベース電極取出し
領域（２５）は西濃度に形成でき、外部ベース抵抗が非
常に小さくなる。また、従来のイオン注入、アニール工
程がなく、エミッタ領域（３１）がベース電極取出し領
域（４０）の凹部（３０）によって規制されるために、
制御性よ（エミッタ面積の縮小化が可能になる。又、エ
ミッタ領域（３１）の濃度も上げることができ、エミッ
タ抵抗が低減される。このような結果、プレーナ型のへ
テロ接合型バイポーラトランジスタの高速性能がより向
上する。更に、再度のエピタキシャル成長でエミッタ領
域（３１）が形成されるため、トランジスタ素子の特性
の均一性が向上する。
タ領域（２３） 、ベース領域（２４）及びベース電極
取出し領域（２５）がエピタキシャル成長ご形成され、
さらにベース電極取出し領域（２５）に形成した四部（
３０）内に再度エピタキシャル成長によりエミッタ領域
（３１）が形成される。したがって、ベース電極取出し
領域（２５）は西濃度に形成でき、外部ベース抵抗が非
常に小さくなる。また、従来のイオン注入、アニール工
程がなく、エミッタ領域（３１）がベース電極取出し領
域（４０）の凹部（３０）によって規制されるために、
制御性よ（エミッタ面積の縮小化が可能になる。又、エ
ミッタ領域（３１）の濃度も上げることができ、エミッ
タ抵抗が低減される。このような結果、プレーナ型のへ
テロ接合型バイポーラトランジスタの高速性能がより向
上する。更に、再度のエピタキシャル成長でエミッタ領
域（３１）が形成されるため、トランジスタ素子の特性
の均一性が向上する。
第１図Ａ−Ｈを参照して本発明の１実施例を説明する。
先ず第１図Ａに不ずように、半絶縁性ＧａＡｓ基扱（２
１）上にＭＯＣＶＤ （有機金属気相成長）法又はＭ
ＢＦ、（分子線成長）法でコレクタ電極取出ｊｄ（２２
）となるｎ ” ＧａＡｓ１Ｗ（３Ｘ １０１１１ｃ
ｒａ−３、厚さ０．５μｗＩ） （２２’）、コレク
タ領域（２３）となるｎ−ＧａＡｓ１Ｗ４（１０”’
Ｃ１１−３，厚さ ０．３μｍ） （２３’）、ベー
ス領域（２４）となるｐ −ＧａＡｓ層（３Ｘ １０”
ｃｍ−”、厚さ０．１．ｃｚ ｍ ） （２４’）
、ベース電極取出し領域即ち外部ベース層（２５）とな
るｐ −Ａｊ２ ＧａＡｓ層 （３ＸＩＯ”ｅｌｌ−’
、０．３μｍ） （２５’）及びペースキャップ層（
２６）となるｐ’−ＧａＡｓ層 （１０” ｃｓ−’、
０．１μｍ）（２６’）を順次積層形成する。
１）上にＭＯＣＶＤ （有機金属気相成長）法又はＭ
ＢＦ、（分子線成長）法でコレクタ電極取出ｊｄ（２２
）となるｎ ” ＧａＡｓ１Ｗ（３Ｘ １０１１１ｃ
ｒａ−３、厚さ０．５μｗＩ） （２２’）、コレク
タ領域（２３）となるｎ−ＧａＡｓ１Ｗ４（１０”’
Ｃ１１−３，厚さ ０．３μｍ） （２３’）、ベー
ス領域（２４）となるｐ −ＧａＡｓ層（３Ｘ １０”
ｃｍ−”、厚さ０．１．ｃｚ ｍ ） （２４’）
、ベース電極取出し領域即ち外部ベース層（２５）とな
るｐ −Ａｊ２ ＧａＡｓ層 （３ＸＩＯ”ｅｌｌ−’
、０．３μｍ） （２５’）及びペースキャップ層（
２６）となるｐ’−ＧａＡｓ層 （１０” ｃｓ−’、
０．１μｍ）（２６’）を順次積層形成する。
次に第１図Ｂに承すように、外部ベース形成領域及びエ
ミッタ形成領域に対応する部分を残すようにｐ ” −
ＧａＡｓ１Ｗ （２６’）を選択エツチングした後、全
曲にＣＶＤ （化学気相成長）法又はスパッタリング法
で厚さ０．３μｍの５ｉ０２Ｎ （２７）を形成する。
ミッタ形成領域に対応する部分を残すようにｐ ” −
ＧａＡｓ１Ｗ （２６’）を選択エツチングした後、全
曲にＣＶＤ （化学気相成長）法又はスパッタリング法
で厚さ０．３μｍの５ｉ０２Ｎ （２７）を形成する。
次に第１図Ｃに不ずように、エミッタ形成領域上のｐ”
−ＧａＡｓ層（２６’）と５ｉ０２ｒＡ（２７）をエツ
チングで除去して開口部（２８）を形成した後、ＣＶＤ
法又はスパッタリング法で全面に厚さ ０．３μｍの５
ｉ０２層（２７）を形成する。この選択エツチングでベ
ースキャップＷＩ（２６）が形成される。
−ＧａＡｓ層（２６’）と５ｉ０２ｒＡ（２７）をエツ
チングで除去して開口部（２８）を形成した後、ＣＶＤ
法又はスパッタリング法で全面に厚さ ０．３μｍの５
ｉ０２層（２７）を形成する。この選択エツチングでベ
ースキャップＷＩ（２６）が形成される。
次に第１図りに示すように、ＲＩＢ（反応性イオンエツ
チング）により ５ｔ０２ｒｆ７ｊ（２７）をエツチン
グしてエミッタ形成領域に対応したｐ −ＡＩＧａＡｓ
）ｊ＃（２５’）を露出させる。この際のエツチングに
より開口部（２８）内の側面には幅約０．３μｍの５ｉ
０２の側壁部（４２）が残るため、０．６μｍ程度エミ
ッタ長が縮小された新たな開口部（２９）が生じる。
チング）により ５ｔ０２ｒｆ７ｊ（２７）をエツチン
グしてエミッタ形成領域に対応したｐ −ＡＩＧａＡｓ
）ｊ＃（２５’）を露出させる。この際のエツチングに
より開口部（２８）内の側面には幅約０．３μｍの５ｉ
０２の側壁部（４２）が残るため、０．６μｍ程度エミ
ッタ長が縮小された新たな開口部（２９）が生じる。
次に第１図Ｅに示すように、５ｉＯ２Ｎ （２７）をマ
スクにしてＲＩＥによりｐ −ＧａＡｓ１Ｗ（２４’）
が露出するまでｐ−ＡｌＧａＡｓ層（２５’）をエツチ
ングしてｐ −Ａｊｊ ＧａＡｓ層（２５’）に凹部（
３０）を形成する。
スクにしてＲＩＥによりｐ −ＧａＡｓ１Ｗ（２４’）
が露出するまでｐ−ＡｌＧａＡｓ層（２５’）をエツチ
ングしてｐ −Ａｊｊ ＧａＡｓ層（２５’）に凹部（
３０）を形成する。
次に第１図Ｆに示すように、凹部（３０）内にＭＯＣＶ
Ｄ法により化合物半導体の選択再成長を行い、ｎ−Ａｊ
ｊ ＧａＡｓ （５ｘ １０” ｃｍ−’、厚さ１００
０人）とｎ ” −ＧａＡｓ （５Ｘ １０１１０ｌ８
’、厚さ ５００人）をｘＢに合計１５００人の厚さで
エピタキシャル成長させて工ミッタ領域（３１）を形成
する。このエビタキシャ／ｌｚ成長ニオイテ凹ＦｆＢ
（３０） 近９０） ５ｉ（ｈ Ｔ＠ （２７）上には
化合物半導体はあまり成長しない。しかし凹部（３０）
から数ｌＯμｍ以上離以上類域には若干析出するが、後
に硫酸系のエツチング液を使用して簡単に取り除くこと
ができる。
Ｄ法により化合物半導体の選択再成長を行い、ｎ−Ａｊ
ｊ ＧａＡｓ （５ｘ １０” ｃｍ−’、厚さ１００
０人）とｎ ” −ＧａＡｓ （５Ｘ １０１１０ｌ８
’、厚さ ５００人）をｘＢに合計１５００人の厚さで
エピタキシャル成長させて工ミッタ領域（３１）を形成
する。このエビタキシャ／ｌｚ成長ニオイテ凹ＦｆＢ
（３０） 近９０） ５ｉ（ｈ Ｔ＠ （２７）上には
化合物半導体はあまり成長しない。しかし凹部（３０）
から数ｌＯμｍ以上離以上類域には若干析出するが、後
に硫酸系のエツチング液を使用して簡単に取り除くこと
ができる。
次に第１図Ｇに不ずように、通常の工程によりエミッタ
電極（３２）を形成した後、ベースキャンプ層（２６）
上の５ｉ０２層（２７）の窓あけ行い、ベースミ極（３
３）を形成する。次にコレクタ電極形成部の５ｉ（ｈ
ｒｖｉ（２７）窓あけした後、深さ０．８〜１、ｏｌＪ
ｔ＊の孔部（３４）を形成し、その中に金属（Ａｕ Ｇ
ｅ ）を埋め込んでコレクタ電極取出し層（２２）にオ
ーミック接続するコレクタ電ＶｉＡ（３５）を形成する
。
電極（３２）を形成した後、ベースキャンプ層（２６）
上の５ｉ０２層（２７）の窓あけ行い、ベースミ極（３
３）を形成する。次にコレクタ電極形成部の５ｉ（ｈ
ｒｖｉ（２７）窓あけした後、深さ０．８〜１、ｏｌＪ
ｔ＊の孔部（３４）を形成し、その中に金属（Ａｕ Ｇ
ｅ ）を埋め込んでコレクタ電極取出し層（２２）にオ
ーミック接続するコレクタ電ＶｉＡ（３５）を形成する
。
最後にＢ＋又はＨ＋をイオン注入してベース／コレクタ
間の分離領域（３６）と素子間の分Ｍ領域（３７）を形
成することにより、それぞれベース領域（２４）、コレ
クタ領域（２３） 、外部ベース層（２５）及びコレク
タ電極取出し層を形成し、本実施例に係るヘテロ接合型
バイポーラトランジスタ（４１）を得る。
間の分離領域（３６）と素子間の分Ｍ領域（３７）を形
成することにより、それぞれベース領域（２４）、コレ
クタ領域（２３） 、外部ベース層（２５）及びコレク
タ電極取出し層を形成し、本実施例に係るヘテロ接合型
バイポーラトランジスタ（４１）を得る。
断る製法によれば、第１図Ｅ及びＦの工程で５ｉ０２層
（２７）の開口部（２８）に設けた側壁部（４２）を利
用して外部ベース層（２５）に凹部（３０）を形成し、
この凹部（３０）内にエミッタ領域（３１）を選択エピ
タキシャル成長することにより、エミッタ領域（３１）
はホトリソグラフィで決まる長さより ＳｉＯ２の側壁
部（４２）分だけ縮小化される。
（２７）の開口部（２８）に設けた側壁部（４２）を利
用して外部ベース層（２５）に凹部（３０）を形成し、
この凹部（３０）内にエミッタ領域（３１）を選択エピ
タキシャル成長することにより、エミッタ領域（３１）
はホトリソグラフィで決まる長さより ＳｉＯ２の側壁
部（４２）分だけ縮小化される。
例えば、１μ−のりソグラフィ・ルールを用いると０．
５μ−以下のエミッタ長とすることができ、従来法では
得られないサイズのへテロ接合型バイポーラトランジス
タを作製することができる。また、エミッタ領域の側壁
は、Ｘ＝０．４以上のｐ −Ａｌ ｘ Ｇａ、−ｘＡｓ
で形成できるため、電子に対する大きな障壁を形成し、
注入された電子が直ドのベース領域（２４）へ効率良（
流れることができる。
５μ−以下のエミッタ長とすることができ、従来法では
得られないサイズのへテロ接合型バイポーラトランジス
タを作製することができる。また、エミッタ領域の側壁
は、Ｘ＝０．４以上のｐ −Ａｌ ｘ Ｇａ、−ｘＡｓ
で形成できるため、電子に対する大きな障壁を形成し、
注入された電子が直ドのベース領域（２４）へ効率良（
流れることができる。
又、２度のエピタキシャル成長で、すなわち、コレクタ
電極取出しｍ （２２） 、コレクタ領域（２３）、ベ
ース領域（２４） 、外部ベース層（２５）が第１のエ
ピタキシャル成長工程で形成され、エミッタ領域（３１
）が第２のエピタキシャル成長工程で形成されるので、
外部ベース層（２５）は、イオン注入では得られない高
濃度のドーピングが可能であり、またベースキャップＭ
（２６）もｌＱ”ａｍ−’以上の濃度のドーピングが可
能であるため、ベース抵抗は極めて小さくなる。同時に
エミッタ領域（３１）におけるｎ” −ＧａＡｓキャッ
プ層も高濃度とすることができるので、エミッタ抵抗は
小さくなる０表向は略児全なブレーナ構造であるため、
配線の際に段切れする虞れはなくなる。さらに各ｆｊｊ
３域が２度のエピタキシャル成長工程で形成され、従来
のようにイオン注入と活性化のためのアニールという工
程がなくなるので、素子の均一性が良好となる。
電極取出しｍ （２２） 、コレクタ領域（２３）、ベ
ース領域（２４） 、外部ベース層（２５）が第１のエ
ピタキシャル成長工程で形成され、エミッタ領域（３１
）が第２のエピタキシャル成長工程で形成されるので、
外部ベース層（２５）は、イオン注入では得られない高
濃度のドーピングが可能であり、またベースキャップＭ
（２６）もｌＱ”ａｍ−’以上の濃度のドーピングが可
能であるため、ベース抵抗は極めて小さくなる。同時に
エミッタ領域（３１）におけるｎ” −ＧａＡｓキャッ
プ層も高濃度とすることができるので、エミッタ抵抗は
小さくなる０表向は略児全なブレーナ構造であるため、
配線の際に段切れする虞れはなくなる。さらに各ｆｊｊ
３域が２度のエピタキシャル成長工程で形成され、従来
のようにイオン注入と活性化のためのアニールという工
程がなくなるので、素子の均一性が良好となる。
ト記バイポーラトランジスタ（４１）の場合、エミッタ
領域（３１）はＡＩ ＧａＡｓより成る外部ベース層（
２５）と接しているため、正孔に対する障壁は封入電位
になり、電子に対する障壁は大きいが、外部ベース層（
２５）側の止孔は順バイアスでエミッタ領域（３１）側
に若干流れ易くなる。これは電流利得１ｃ／Ｉ’Ｂを減
少させる原因となる。そこで、このような問題点を解決
するために、上記実施例と同様に、第１図りに示す工程
まで行った後、第１図Ｅに示す工程において外部ベース
ｊｆｇ（２５）をエツチングして凹部（３０）を形成し
、次に再度５ｔ（ｈを全面に約１５００人の厚さに堆積
する。この後、再びＲＩＥにより ５ｔ０２をエツチン
グする。
領域（３１）はＡＩ ＧａＡｓより成る外部ベース層（
２５）と接しているため、正孔に対する障壁は封入電位
になり、電子に対する障壁は大きいが、外部ベース層（
２５）側の止孔は順バイアスでエミッタ領域（３１）側
に若干流れ易くなる。これは電流利得１ｃ／Ｉ’Ｂを減
少させる原因となる。そこで、このような問題点を解決
するために、上記実施例と同様に、第１図りに示す工程
まで行った後、第１図Ｅに示す工程において外部ベース
ｊｆｇ（２５）をエツチングして凹部（３０）を形成し
、次に再度５ｔ（ｈを全面に約１５００人の厚さに堆積
する。この後、再びＲＩＥにより ５ｔ０２をエツチン
グする。
これにより外部ベース！（２５）に形成された四部（３
０）の側壁に幅約１０００人の５ｉ０２が残り、凹部（
３０）が縮小化される。この後、第１図Ｆ−Ｈと同様の
工程を経て、第２図にボず本実施例に係るバイポーラト
ランジスタ（４２）を作製する。
０）の側壁に幅約１０００人の５ｉ０２が残り、凹部（
３０）が縮小化される。この後、第１図Ｆ−Ｈと同様の
工程を経て、第２図にボず本実施例に係るバイポーラト
ランジスタ（４２）を作製する。
上述した製法によれば、エミッタ領域（３１）の大きさ
をホトリソグラフィの限界より遥かに小さくする（約０
．３μｍ）ことがｐＪ能になる。また、外部ベース層（
２５）とエミッタ領域（３１）とは５ｉ０２により完全
に絶縁され°ζいるため、電流利得ＩＣ／１Ｂが大きく
なる。
をホトリソグラフィの限界より遥かに小さくする（約０
．３μｍ）ことがｐＪ能になる。また、外部ベース層（
２５）とエミッタ領域（３１）とは５ｉ０２により完全
に絶縁され°ζいるため、電流利得ＩＣ／１Ｂが大きく
なる。
本発明によれば、エミッタ領域をベース領域の電極取出
し領域に形成した凹部内にエピタキシャル成長によって
形成するので、制御性よくエミッタ領域の縮小化が可能
になる。又、従来のようにイオン注入と活性化のための
アニールという工程がなく、全てエピタキシャル成長で
形成されるため、外部ベース層、エミッタキャップ層を
夫々高濃度とすることができ、ベース抵抗、エミッタ抵
抗を低減させることができる。また素子の均一性が良好
である。従って本発明に係るヘテロ接合型バイポーラト
ランジスタは、従来法に係るバイポーラトランジスタと
比較して大幅な性能向上が期待でき、例えば超高速デジ
タル用ＩＣとして好適である。
し領域に形成した凹部内にエピタキシャル成長によって
形成するので、制御性よくエミッタ領域の縮小化が可能
になる。又、従来のようにイオン注入と活性化のための
アニールという工程がなく、全てエピタキシャル成長で
形成されるため、外部ベース層、エミッタキャップ層を
夫々高濃度とすることができ、ベース抵抗、エミッタ抵
抗を低減させることができる。また素子の均一性が良好
である。従って本発明に係るヘテロ接合型バイポーラト
ランジスタは、従来法に係るバイポーラトランジスタと
比較して大幅な性能向上が期待でき、例えば超高速デジ
タル用ＩＣとして好適である。
第１図Ａ−Ｈは実施例の工程図、第２図は他の実施例の
断面図、第３図は従来例の断面図、第４図は従来例の断
面図である。 （２１）はＧａＡｓ基板、（３０）は凹部、（３１）は
エミッタ領域、（２４）はベース領域、（２３）はコレ
クタ領域、（２５）はベース＠域の取出し電極領域であ
る。
断面図、第３図は従来例の断面図、第４図は従来例の断
面図である。 （２１）はＧａＡｓ基板、（３０）は凹部、（３１）は
エミッタ領域、（２４）はベース領域、（２３）はコレ
クタ領域、（２５）はベース＠域の取出し電極領域であ
る。
Claims (1)
- 化合物半導体基板上にコレクタ領域、ベース領域、エミ
ッタ領域を順次形成して成るヘテロ接合型バイポーラト
ランジスタの製造方法において、上記ベース領域の電極
取出し領域に形成した凹部内で、且つ上記ベース領域上
に接して上記エミッタ領域をエピタキシャル成長で形成
することを特徴とするヘテロ接合型バイポーラトランジ
スタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150497A JPH0797589B2 (ja) | 1986-06-26 | 1986-06-26 | ヘテロ接合型バイポ−ラトランジスタの製造方法 |
| KR1019870002718A KR950011018B1 (ko) | 1986-06-26 | 1987-03-25 | 헤테로접합형 바이폴라트랜지스터의 제조방법 |
| US07/066,112 US4751195A (en) | 1986-06-26 | 1987-06-25 | Method of manufacturing a heterojunction bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150497A JPH0797589B2 (ja) | 1986-06-26 | 1986-06-26 | ヘテロ接合型バイポ−ラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS636877A true JPS636877A (ja) | 1988-01-12 |
| JPH0797589B2 JPH0797589B2 (ja) | 1995-10-18 |
Family
ID=15498155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150497A Expired - Fee Related JPH0797589B2 (ja) | 1986-06-26 | 1986-06-26 | ヘテロ接合型バイポ−ラトランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4751195A (ja) |
| JP (1) | JPH0797589B2 (ja) |
| KR (1) | KR950011018B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233767A (ja) * | 1988-03-14 | 1989-09-19 | Nec Corp | ヘテロ接合バイポーラ・トランジスタおよびその製造方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2604828B1 (fr) * | 1986-10-06 | 1988-12-23 | Centre Nat Rech Scient | Procede de fabrication d'une diode p+nn+ et d'un transistor bipolaire comportant cette diode, utilisant l'effet de neutralisation des atomes donneurs par l'hydrogene atomique |
| US5063427A (en) * | 1987-10-13 | 1991-11-05 | Northrop Corporation | Planar bipolar transistors including heterojunction transistors |
| US4839303A (en) * | 1987-10-13 | 1989-06-13 | Northrop Corporation | Planar bipolar transistors including heterojunction transistors and method |
| JPH01238161A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| EP0387010A3 (en) * | 1989-03-08 | 1990-10-10 | Matsushita Electric Industrial Co., Ltd. | Hetero-junction bipolar transistor |
| US5028549A (en) * | 1989-04-10 | 1991-07-02 | Rockwell International | Etched back edge isolation process for heterojunction bipolar transistors |
| US5227317A (en) * | 1989-04-21 | 1993-07-13 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit bipolar transistor device |
| JPH02280340A (ja) * | 1989-04-21 | 1990-11-16 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2793837B2 (ja) * | 1989-05-10 | 1998-09-03 | 株式会社日立製作所 | 半導体装置の製造方法およびヘテロ接合バイポーラトランジスタ |
| US5340755A (en) * | 1989-09-08 | 1994-08-23 | Siemens Aktiegensellschaft | Method of making planar heterobipolar transistor having trenched isolation of the collector terminal |
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| US5053346A (en) * | 1990-01-12 | 1991-10-01 | Texas Instruments Incorporated | Method for making a high speed gallium arsenide transistor |
| US5027182A (en) * | 1990-10-11 | 1991-06-25 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | High-gain AlGaAs/GaAs double heterojunction Darlington phototransistors for optical neural networks |
| US5171697A (en) * | 1991-06-28 | 1992-12-15 | Texas Instruments Incorporated | Method of forming multiple layer collector structure for bipolar transistors |
| EP0562272A3 (en) * | 1992-03-23 | 1994-05-25 | Texas Instruments Inc | Microwave heterojunction bipolar transistors with emitters designed for high power applications and method for fabricating same |
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| US5436181A (en) * | 1994-04-18 | 1995-07-25 | Texas Instruments Incorporated | Method of self aligning an emitter contact in a heterojunction bipolar transistor |
| US5939738A (en) * | 1995-10-25 | 1999-08-17 | Texas Instruments Incorporated | Low base-resistance bipolar transistor |
| JP2868083B2 (ja) * | 1996-12-02 | 1999-03-10 | 日本電気株式会社 | 半導体デバイスの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6174367A (ja) * | 1984-09-20 | 1986-04-16 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポ−ラトランジスタ |
| JPS61112373A (ja) * | 1984-11-07 | 1986-05-30 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポ−ラトランジスタ |
-
1986
- 1986-06-26 JP JP61150497A patent/JPH0797589B2/ja not_active Expired - Fee Related
-
1987
- 1987-03-25 KR KR1019870002718A patent/KR950011018B1/ko not_active Expired - Fee Related
- 1987-06-25 US US07/066,112 patent/US4751195A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6174367A (ja) * | 1984-09-20 | 1986-04-16 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポ−ラトランジスタ |
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| JPH01233767A (ja) * | 1988-03-14 | 1989-09-19 | Nec Corp | ヘテロ接合バイポーラ・トランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950011018B1 (ko) | 1995-09-27 |
| US4751195A (en) | 1988-06-14 |
| KR880001058A (ko) | 1988-03-31 |
| JPH0797589B2 (ja) | 1995-10-18 |
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| JPS6174367A (ja) | ヘテロ接合バイポ−ラトランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |