JPH01150367A - 接合型ｆｅｔの製造方法 - Google Patents
接合型ｆｅｔの製造方法Info
- Publication number
- JPH01150367A JPH01150367A JP30910787A JP30910787A JPH01150367A JP H01150367 A JPH01150367 A JP H01150367A JP 30910787 A JP30910787 A JP 30910787A JP 30910787 A JP30910787 A JP 30910787A JP H01150367 A JPH01150367 A JP H01150367A
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- gate
- semiconductor layer
- mask
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
接合型電界効果トランジスタ（ＪＰＥＴ）の製造方法に
関し。
関し。
ゲート電極の金属ストライプをマスクにして下層の半導
体層をエツチングしてゲートの形成を可能として、短ゲ
ート長を実現してＪＰＥＴの高速化を目的とし。
体層をエツチングしてゲートの形成を可能として、短ゲ
ート長を実現してＪＰＥＴの高速化を目的とし。
チャネル層上に順に第１の半導体層と核層より薄い第２
の半導体層を成長し、その上にゲート金属電極を形成し
、該ゲート金属電極をマスクにして第２の半導体層を選
択的にエツチングして第１の半導体層を露出させ９次い
で該ゲート金属電極および第２の半導体層をマスクにし
て第１の半導体層を選択的にエツチングしてチャネル層
を露出さる工程を有するように構成する。
の半導体層を成長し、その上にゲート金属電極を形成し
、該ゲート金属電極をマスクにして第２の半導体層を選
択的にエツチングして第１の半導体層を露出させ９次い
で該ゲート金属電極および第２の半導体層をマスクにし
て第１の半導体層を選択的にエツチングしてチャネル層
を露出さる工程を有するように構成する。
前記チャネル層がｎ型ＩｎＧａＡｓＰ、 第１の半導
体層がＩｎＰ ＋第２の半導体層がＩｎＧａＡｓＰから
なる場合は、第２の半導体層を硫酸と過酸化水素を含む
混合液で、第１の半導体層を塩酸でエツチングするよう
に構成する。
体層がＩｎＰ ＋第２の半導体層がＩｎＧａＡｓＰから
なる場合は、第２の半導体層を硫酸と過酸化水素を含む
混合液で、第１の半導体層を塩酸でエツチングするよう
に構成する。
本発明は接合型電界効果トランジスタの製造方法に関す
る。
る。
ＪＦＥＴは光半導体デバイスの駆動素子として用いられ
ている。
ている。
ＪＰＥＴの高速性を向上させるためには、ゲート長を短
くすることが有効である。
くすることが有効である。
従来、短ゲート形成のために第２図に示される技術が使
われていた１）。
われていた１）。
１） Ｊ、Ｃｈｅｎｇ ａｎｄ Ｓ、Ｒ，Ｆｏｒｒｅｓ
ｔ＋Ｈｉｇｈ ５ｐｅｅｄ Ｉｎａ、５３Ｇａａ、ｎｔ
ＡＳ／ＩｎＰ ＪｕｎｃｔｉｏｎＦｉｅｌｄ−ｅｆｆｅ
ｃｔ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｏｐｔｏｅｌｅ
ｃｔｒｏｎｉｃＩｎｔｅｇｒａｔｉｏｎ、 ｉｎ Ｏｐ
ｔ、Ｆｉｂｅｒ Ｃｏｍｍｕｎ、 Ｃｏｎｆ。
ｔ＋Ｈｉｇｈ ５ｐｅｅｄ Ｉｎａ、５３Ｇａａ、ｎｔ
ＡＳ／ＩｎＰ ＪｕｎｃｔｉｏｎＦｉｅｌｄ−ｅｆｆｅ
ｃｔ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｏｐｔｏｅｌｅ
ｃｔｒｏｎｉｃＩｎｔｅｇｒａｔｉｏｎ、 ｉｎ Ｏｐ
ｔ、Ｆｉｂｅｒ Ｃｏｍｍｕｎ、 Ｃｏｎｆ。
Ｔｅｃｈ、 Ｄｉｇｅｓｔ、 Ｆｅｂ； １１−１３．
１９８５゜第２図＜１）〜（３）は従来例のゲート形成
方法を説明する断面図である。
１９８５゜第２図＜１）〜（３）は従来例のゲート形成
方法を説明する断面図である。
第２図（１）において、半絶縁性（ＳＩ） −ＩｎＰ基
板１上にチャネル層２としてｎ型１ｎＰ（ｎ−１ｎＰ）
層、およびゲート形成用のｐ型ＴｎＧａＡｓＰ（ｐ−１
ｎＧａＡｓＰ）層３を成長する。
板１上にチャネル層２としてｎ型１ｎＰ（ｎ−１ｎＰ）
層、およびゲート形成用のｐ型ＴｎＧａＡｓＰ（ｐ−１
ｎＧａＡｓＰ）層３を成長する。
次に、金属（例えば、 Ａｕ／Ｐｔ／Ｔｉ）ストライプ
からなるゲート電極４を形成する。
からなるゲート電極４を形成する。
第２図（２）において、ゲート電極４をマスクにしてゲ
ート形成用のＩｎＧａＡｓＰ層３を化学的にエツチング
してゲー）３Ａを形成する。
ート形成用のＩｎＧａＡｓＰ層３を化学的にエツチング
してゲー）３Ａを形成する。
この際、サイドエツチングの効果により、ゲート長をゲ
ート電極４よりも短くできる。
ート電極４よりも短くできる。
第２図（３）において、基板の真上からソースドレイン
電極用の金属材料（Ａｕ／ＡｕＧｅ）を蒸着し、リフト
オフ工程を用いて所定領域以外の金属層を除去し、ソー
スドレイン電極５．６を形成する。
電極用の金属材料（Ａｕ／ＡｕＧｅ）を蒸着し、リフト
オフ工程を用いて所定領域以外の金属層を除去し、ソー
スドレイン電極５．６を形成する。
この方法では、ゲート電極の庇と、ゲートの厚みで、ゲ
ートとソースドレイン電極を絶縁している。
ートとソースドレイン電極を絶縁している。
従来例において、ゲート電極４をマスクにしてゲート形
成用のＩｎＧａＡｓＰ層３をエツチングする際。
成用のＩｎＧａＡｓＰ層３をエツチングする際。
マスクとの界面のエツチングレートが大きいため。
ゲートの層厚が大きいと、チャネル層が露出する前に第
３図に示されるようにゲート電極４が剥がれてしまうと
いう問題が生ずる。
３図に示されるようにゲート電極４が剥がれてしまうと
いう問題が生ずる。
上記問題点の解決は、チャネル層上に順に第１の半導体
層と核層より薄い第２の半導体層を成長し、その上にゲ
ート金属電極を形成し、該ゲート金属電極をマスクにし
て第２の半導体層を選択的にエツチングして第１の半導
体層を露出させ１次いで該ゲート金属電極および第２の
半導体層をマスクにして第１の半導体層を選択的にエツ
チングしてチャネル層を露出さる工程を有する接合型Ｆ
ＥＴの製造方法により達成される。
層と核層より薄い第２の半導体層を成長し、その上にゲ
ート金属電極を形成し、該ゲート金属電極をマスクにし
て第２の半導体層を選択的にエツチングして第１の半導
体層を露出させ１次いで該ゲート金属電極および第２の
半導体層をマスクにして第１の半導体層を選択的にエツ
チングしてチャネル層を露出さる工程を有する接合型Ｆ
ＥＴの製造方法により達成される。
前記チャネル層がｎ型ＩｎＧａＡｓＰ、 第１の半導
体層がＴｎＰ 、第２の半導体層がＴｎＧａＡｓＰから
なる場合は、第２の半導体層１ｎＧａＡｓＰを硫酸と過
酸化水素を含む混合液で、第１の半導体層ＴｎＰを塩酸
でエツチングする。
体層がＴｎＰ 、第２の半導体層がＴｎＧａＡｓＰから
なる場合は、第２の半導体層１ｎＧａＡｓＰを硫酸と過
酸化水素を含む混合液で、第１の半導体層ＴｎＰを塩酸
でエツチングする。
本発明は、ゲートを２Ｎ構造とし、ゲート電極の金属と
ゲートの半導体との界面のエツチングレートが特に大き
いため、エツチング時間を短くする必要があり、そのた
め界面と接する上層の半導体層を十分薄くシ、またゲー
トは前記のようにソースドレイン電極と絶縁するため成
る程度の厚みが必要であるから、下層の半導体層で厚み
を補うようにしたものである。
ゲートの半導体との界面のエツチングレートが特に大き
いため、エツチング時間を短くする必要があり、そのた
め界面と接する上層の半導体層を十分薄くシ、またゲー
トは前記のようにソースドレイン電極と絶縁するため成
る程度の厚みが必要であるから、下層の半導体層で厚み
を補うようにしたものである。
２層構造ゲートのエツチングで、下層のエッチャントは
上層をエツチングしないものを選ぶと。
上層をエツチングしないものを選ぶと。
上層の真下の領域の下層はサイドエツチングされないの
で、理想的な断面形状のゲートが得られる。
で、理想的な断面形状のゲートが得られる。
第１図（１１〜（５）は本発明の一実施例によるゲート
形成方法を説明する断面図と平面図である。
形成方法を説明する断面図と平面図である。
体層としてｐ−１ｎＰ層３１および第２の半導体層とし
てｐ−１ｎＧａＡｓＰ （発光波長組成１．３．ｃｒｍ
）層３２を成長する。
てｐ−１ｎＧａＡｓＰ （発光波長組成１．３．ｃｒｍ
）層３２を成長する。
各半導体層の諸元は次のとおりである。
図番 層 ト肪ト Ｆ−ブ濃度 厚さ（ｃｍ−
’） （人） ２ ｎ−１ｎＧａＡｓＦ Ｓｎ ＩＥ１７
１０００〜２０００３１ ｐ−１ｎＰ Ｃｄ
５１Ｅ１７ ３５００〜５０００３２
ｐ−１ｎＧａＡｓＰ Ｚｎ ＩＥ１９
３５００〜５０００次に１例えば１幅１μｍ、厚さ１
μｍ１０．１μｍ７０．１μｍのＡｕ／Ｐｔ／Ｔｉ
層で形成した金属ストライプからなるゲート電極４を形
成する。
’） （人） ２ ｎ−１ｎＧａＡｓＦ Ｓｎ ＩＥ１７
１０００〜２０００３１ ｐ−１ｎＰ Ｃｄ
５１Ｅ１７ ３５００〜５０００３２
ｐ−１ｎＧａＡｓＰ Ｚｎ ＩＥ１９
３５００〜５０００次に１例えば１幅１μｍ、厚さ１
μｍ１０．１μｍ７０．１μｍのＡｕ／Ｐｔ／Ｔｉ
層で形成した金属ストライプからなるゲート電極４を形
成する。
第１図（２）において、ゲート電極４をマスクにしてＩ
ｎＧａＡｓＰ層３２を硫酸と過酸化水素水の混合液でエ
ツチングして上層のゲート３２Ａを形成する。
ｎＧａＡｓＰ層３２を硫酸と過酸化水素水の混合液でエ
ツチングして上層のゲート３２Ａを形成する。
この際、サイドエツチングの効果により、ゲート長をゲ
ート電極４よりも短くできる。
ート電極４よりも短くできる。
第１図（３）において、塩酸でＩｎＰ層３１をエツチン
グして下層のゲート３１Ａを形成する。
グして下層のゲート３１Ａを形成する。
この際、ゲート３２Ａの下側はサイドエツチングされな
いので１図のような理想的な断面形状のゲートが得られ
る。
いので１図のような理想的な断面形状のゲートが得られ
る。
第１図（４）において、基板の真上からソースドレイン
電極用の金属材料（厚さ２０００人）３００人のＡｕ／
ＡｕＧｅ）を蒸着し、リフトオフ工程を用いて所定領域
以外の金属層を除去し、ソースドレイン電極５．６を形
成する。
電極用の金属材料（厚さ２０００人）３００人のＡｕ／
ＡｕＧｅ）を蒸着し、リフトオフ工程を用いて所定領域
以外の金属層を除去し、ソースドレイン電極５．６を形
成する。
第１図（５）は平面図である。
以上説明したように本発明によれば、ゲート電極の金属
ストライプをマスクにして下層の半導体をエツチングで
きるよにになった。
ストライプをマスクにして下層の半導体をエツチングで
きるよにになった。
従って、金属ストライプをリソグラフィ技術の最小幅で
形成すると、ゲート長はさらに短くすることができ、
ＪＰＥＴの高速化ができる。
形成すると、ゲート長はさらに短くすることができ、
ＪＰＥＴの高速化ができる。
第１図＋１１〜（５）は本発明の一実施例によるゲート
形成方法を説明する断面図と平面図。 第２図ｆｉｌ〜（３）は従来例のゲート形成方法を説明
する断面図。 第３図は問題点を説明する断面図である。 図において。 １は５ｌ−１ｎＰ基板。 ２はチャネＪし層２でｎ−１ｎＧａＡｓＦ層。 ３１は第１の半導体層でｐ−１ｎＰ層。 ３２は第２の半導体層でｐ−ＩｎＧａＡｓＰ層。 ３１Ａは下層のゲート ３２Ａは上層のゲート。 ４はゲート電極でＡｕ／Ｐｔ／Ｔｉ層。 ５．６はソースドレイン電極でＡｕ／ＡｕＧｅ層実施例
の副一実施例＝Ｐ面図 ＄１ 図 （５〕千面図 Ｖ施ｆ列の軒面囚と平面図 ＄ １ 図 早 ′３ 図
形成方法を説明する断面図と平面図。 第２図ｆｉｌ〜（３）は従来例のゲート形成方法を説明
する断面図。 第３図は問題点を説明する断面図である。 図において。 １は５ｌ−１ｎＰ基板。 ２はチャネＪし層２でｎ−１ｎＧａＡｓＦ層。 ３１は第１の半導体層でｐ−１ｎＰ層。 ３２は第２の半導体層でｐ−ＩｎＧａＡｓＰ層。 ３１Ａは下層のゲート ３２Ａは上層のゲート。 ４はゲート電極でＡｕ／Ｐｔ／Ｔｉ層。 ５．６はソースドレイン電極でＡｕ／ＡｕＧｅ層実施例
の副一実施例＝Ｐ面図 ＄１ 図 （５〕千面図 Ｖ施ｆ列の軒面囚と平面図 ＄ １ 図 早 ′３ 図
Claims (2)
- （１）チャネル層上に順に第１の半導体層と該層より薄
い第２の半導体層を成長し、その上にゲート金属電極を
形成し、該ゲート金属電極をマスクにして第２の半導体
層を選択的にエッチングして第１の半導体層を露出させ
、次いで該ゲート金属電極および第２の半導体層をマス
クにして第１の半導体層を選択的にエッチングしてチャ
ネル層を露出さる工程を有することを特徴とする接合型
ＦＥＴの製造方法。 - （２）前記チャネル層がｎ型ＩｎＧａＡｓＰ、第１の半
導体層がＩｎＰ、第２の半導体層がＩｎＧａＡｓＰから
なり、第２の半導体層を硫酸と過酸化水素を含む混合液
で、第１の半導体層を塩酸でエッチングすることを特徴
とする特許請求の範囲第１項記載の接合型ＦＥＴの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30910787A JPH01150367A (ja) | 1987-12-07 | 1987-12-07 | 接合型ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30910787A JPH01150367A (ja) | 1987-12-07 | 1987-12-07 | 接合型ｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01150367A true JPH01150367A (ja) | 1989-06-13 |
Family
ID=17988971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30910787A Pending JPH01150367A (ja) | 1987-12-07 | 1987-12-07 | 接合型ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01150367A (ja) |
-
1987
- 1987-12-07 JP JP30910787A patent/JPH01150367A/ja active Pending
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