JPS5969843A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPS5969843A JPS5969843A JP18086182A JP18086182A JPS5969843A JP S5969843 A JPS5969843 A JP S5969843A JP 18086182 A JP18086182 A JP 18086182A JP 18086182 A JP18086182 A JP 18086182A JP S5969843 A JPS5969843 A JP S5969843A
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- JP
- Japan
- Prior art keywords
- microinstruction
- register
- address
- buffer memory
- block
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野の説明）
本発明は大容量メモリからバッファメモリにロードした
マイクロプログラムの一部ヲ、バッファメモリ上で実行
するマイクロプログラム制御方式に関する。
マイクロプログラムの一部ヲ、バッファメモリ上で実行
するマイクロプログラム制御方式に関する。
（従来技術の説明）
マイクロ命令の１ワード内に含まれる情報には、本来一
部のマイクロ命令でしか使用されない情報が多く含まれ
て因る。例えば、演算処理ユニット（ＡＬＵ ： Ａｒ
ｉｔｈｍｅｔｉｃ ａｎｄ ＬｏｇｉｃＵｎｉｔ）の動
作指定においては２進算術演算機能、１０進算術演算機
能、論理演算機能などが定義できるが、各機能はすべて
のマイクロプログラムで使用できる必要はな−。すなわ
ち、成るワード数を単位として全体のマイクロプログラ
ムを複数のブロックに分割した場合、各ブロックのなか
では上記演算処理ユニットの三つの機能のうちのいずれ
かひとつさえ実現できるように構成されていれば良い。
部のマイクロ命令でしか使用されない情報が多く含まれ
て因る。例えば、演算処理ユニット（ＡＬＵ ： Ａｒ
ｉｔｈｍｅｔｉｃ ａｎｄ ＬｏｇｉｃＵｎｉｔ）の動
作指定においては２進算術演算機能、１０進算術演算機
能、論理演算機能などが定義できるが、各機能はすべて
のマイクロプログラムで使用できる必要はな−。すなわ
ち、成るワード数を単位として全体のマイクロプログラ
ムを複数のブロックに分割した場合、各ブロックのなか
では上記演算処理ユニットの三つの機能のうちのいずれ
かひとつさえ実現できるように構成されていれば良い。
この点に注目して、制御メモリの各ブロック毎にひとつ
のデコードモードを設け、これらを保持するデコードモ
ードメモリを置くことによりマイクロ命令のビット長を
短縮したものが特願昭５４−１５２６６４号に記載のマ
イクロプログラム制御装置において提案されている。
のデコードモードを設け、これらを保持するデコードモ
ードメモリを置くことによりマイクロ命令のビット長を
短縮したものが特願昭５４−１５２６６４号に記載のマ
イクロプログラム制御装置において提案されている。
いっぽう、情報処理装置の機能の多様化や性能向上要求
に伴い、マイクロプログラムの容量は日増しに増大して
きている。しかしながら、これらの要求を満足すべく制
御メモリの大きさを増加させることは、マシンサイクル
や装置価格の増大を招き、実質的な性能低下をもたらし
てしまう。この問題の解決策のひとつとして低価格の大
容量メモリとアドレスアレイを備えた高速バッファメモ
リとを設けた方式が特願昭５７−１５９６号に記載のマ
イクロプログラム制御方式において提案されている。
に伴い、マイクロプログラムの容量は日増しに増大して
きている。しかしながら、これらの要求を満足すべく制
御メモリの大きさを増加させることは、マシンサイクル
や装置価格の増大を招き、実質的な性能低下をもたらし
てしまう。この問題の解決策のひとつとして低価格の大
容量メモリとアドレスアレイを備えた高速バッファメモ
リとを設けた方式が特願昭５７−１５９６号に記載のマ
イクロプログラム制御方式において提案されている。
しかし、これらのマイクロプログラム制御装置やマイク
ロプログラム制御方式では、デコードモードメモリの内
容に相当する情報がアドレスアレイに含まれていないの
で、末だにハードウェア量が多いと云う欠点があった。
ロプログラム制御方式では、デコードモードメモリの内
容に相当する情報がアドレスアレイに含まれていないの
で、末だにハードウェア量が多いと云う欠点があった。
（発明の詳細な説明）
本発明の目的は特願昭５４−１５２６６４号に記載した
マイクロプログラム制御装置、ならびに特願昭５７−１
５９６号に記載したマイクロプログラム制御方式におけ
る上記欠点を解決し、処理すべきブロックのための管理
情報とブロック内のマイクロ命令実行過程で共通的に使
用されている制御情報とをアドレスアレイの内部に保持
することにより、マイクロ命令のビット長を短縮すると
共に制御メモリの大きさを減じて実現シたマイクロプロ
グラム制御方式を提供することにある。
マイクロプログラム制御装置、ならびに特願昭５７−１
５９６号に記載したマイクロプログラム制御方式におけ
る上記欠点を解決し、処理すべきブロックのための管理
情報とブロック内のマイクロ命令実行過程で共通的に使
用されている制御情報とをアドレスアレイの内部に保持
することにより、マイクロ命令のビット長を短縮すると
共に制御メモリの大きさを減じて実現シたマイクロプロ
グラム制御方式を提供することにある。
（発明の構成と作用の説明）
本発明によるマイクロプログラム制御方式は第１〜第３
のレジスタと、バッファメモリと、アドレスアレイと、
アドレス比較器と、フリップフロップと、デコーダと、
大容量メモリとを具備して実現したものである。
のレジスタと、バッファメモリと、アドレスアレイと、
アドレス比較器と、フリップフロップと、デコーダと、
大容量メモリとを具備して実現したものである。
第１のレジスタはマイクロ命令のアドレスを保持するだ
めのもので、アドレスレジスタトシて動作する。バッフ
ァメモリはマイクロプログラムの一部をブロック単位で
一時的に記憶するものである。第２のレジスタはバッフ
ァメモリから読出されたマイクロ命令を保持するための
もので、マイクロ命令レジスタとして動作する。
めのもので、アドレスレジスタトシて動作する。バッフ
ァメモリはマイクロプログラムの一部をブロック単位で
一時的に記憶するものである。第２のレジスタはバッフ
ァメモリから読出されたマイクロ命令を保持するための
もので、マイクロ命令レジスタとして動作する。
アドレスアレイはバッファメモ、りに記憶されているマ
イクロプログラムのためのブロック管理情報と、ブロッ
ク単位のマイクロ命令実行過程で共通的に使用される制
御情報とを保持し、バッファメモリの各ブロックに対応
したエントリを有するものである。第３のレジスタはア
ドレスプレイから読出された制御情報を保持するための
もので、制御レジスタとして動作する。アドレス比較器
は第１のレジスタの内容とブロック管理情報とを比較し
、バッファメモリの内部に期待するマイクロ命令が存在
するか否かを検出するものである。フリップフロップは
アドレス比較器が一致を表わし、バッファメモリの内部
に該当するマイクロ命令が存在する場合には状態１がセ
ットされ、一致を表わしてＡな−場合には状態０がセッ
トされている。デコーダはフリップフロップの状態が１
の時のみに動作するものであり、第２および第３のレジ
スタの内容を解読し、システム内部の各制御部へ必要な
制御信号を送出する。大容量メモリは複数のブロックか
ら成立ち、マイクロプログラムを保持するためのメモリ
で、各ブロック毎に対応しだ制御情報を含むものである
。
イクロプログラムのためのブロック管理情報と、ブロッ
ク単位のマイクロ命令実行過程で共通的に使用される制
御情報とを保持し、バッファメモリの各ブロックに対応
したエントリを有するものである。第３のレジスタはア
ドレスプレイから読出された制御情報を保持するための
もので、制御レジスタとして動作する。アドレス比較器
は第１のレジスタの内容とブロック管理情報とを比較し
、バッファメモリの内部に期待するマイクロ命令が存在
するか否かを検出するものである。フリップフロップは
アドレス比較器が一致を表わし、バッファメモリの内部
に該当するマイクロ命令が存在する場合には状態１がセ
ットされ、一致を表わしてＡな−場合には状態０がセッ
トされている。デコーダはフリップフロップの状態が１
の時のみに動作するものであり、第２および第３のレジ
スタの内容を解読し、システム内部の各制御部へ必要な
制御信号を送出する。大容量メモリは複数のブロックか
ら成立ち、マイクロプログラムを保持するためのメモリ
で、各ブロック毎に対応しだ制御情報を含むものである
。
実施例
次に本発明について図面を参照してさらに詳細に説明す
る。
る。
本発明によるマイクロプログラム制御方式の一実施例は
第１〜第３のレジスタ１，３．５と、バッファメモリ２
と、アドレスアレイ４と、アドレス比較器６と、フリッ
プフロップ７と、デコーダ８と、大容量メモリ９とを具
備した装置により実現したものである。
第１〜第３のレジスタ１，３．５と、バッファメモリ２
と、アドレスアレイ４と、アドレス比較器６と、フリッ
プフロップ７と、デコーダ８と、大容量メモリ９とを具
備した装置により実現したものである。
本発明の一実施例を示す第１図において、第１のレジス
タ１はマイクロ命令のアドレスを保持するためのアドレ
スレジスタ、バッファメモリ２は大容量メモリ９から読
出されたマイクロプログラムの一部をブロック単位で保
持するためのメモリ、第２のレジスタ３はバッファメモ
リ２から読出されたマイクロ命令を保持するためのマイ
クロ命令レジスタである。アドレスアレイ４は、バッフ
ァメモリ２に記憶されてｂるマイクロプログラムのだめ
のブロック管理情報と、ブロック内のマイクロ命令実行
過程で共通的に使用されてｂる制御情報とを保持し、バ
ッファメモリ２の各ブロックに対応したエントリを有す
るものである。第３のレジスタ５はアドレスアレイ４か
ら読出された上記制御情報を保持するための制御情報レ
ジスタである。アドレス比較器６はアドレスアレイ４か
ら読出された上記ブロック管理情報と第１のレジスタ１
に保持されたマイクロ命令アドレスの一部とを使用して
、バッファメモリ２の内部に期待するマイクロ命令が存
在するか否かを検出し、存在しなり場合にはフリップフ
ロップ７の状態を論理値Ｏにセットし、存在する場合に
はフリップフロップ７の状態を論理値１にセットするた
めの比較器である。デコーダ８は第２のレジスタ３と第
３のレジスタ５とに保持された内容を入力し、フリップ
フロップ７の状態が１のときにはシステム内の各制御部
へ制御信号を送出するためのデコーダである。大容量メ
モリ９は複数のブロックから成立ち、マイクロプログラ
ムを保持スるためのメモリで、各ブロック毎に対応した
制御情報を含むものである。
タ１はマイクロ命令のアドレスを保持するためのアドレ
スレジスタ、バッファメモリ２は大容量メモリ９から読
出されたマイクロプログラムの一部をブロック単位で保
持するためのメモリ、第２のレジスタ３はバッファメモ
リ２から読出されたマイクロ命令を保持するためのマイ
クロ命令レジスタである。アドレスアレイ４は、バッフ
ァメモリ２に記憶されてｂるマイクロプログラムのだめ
のブロック管理情報と、ブロック内のマイクロ命令実行
過程で共通的に使用されてｂる制御情報とを保持し、バ
ッファメモリ２の各ブロックに対応したエントリを有す
るものである。第３のレジスタ５はアドレスアレイ４か
ら読出された上記制御情報を保持するための制御情報レ
ジスタである。アドレス比較器６はアドレスアレイ４か
ら読出された上記ブロック管理情報と第１のレジスタ１
に保持されたマイクロ命令アドレスの一部とを使用して
、バッファメモリ２の内部に期待するマイクロ命令が存
在するか否かを検出し、存在しなり場合にはフリップフ
ロップ７の状態を論理値Ｏにセットし、存在する場合に
はフリップフロップ７の状態を論理値１にセットするた
めの比較器である。デコーダ８は第２のレジスタ３と第
３のレジスタ５とに保持された内容を入力し、フリップ
フロップ７の状態が１のときにはシステム内の各制御部
へ制御信号を送出するためのデコーダである。大容量メ
モリ９は複数のブロックから成立ち、マイクロプログラ
ムを保持スるためのメモリで、各ブロック毎に対応した
制御情報を含むものである。
以下、第１図に従って本実施例の動作を順を追って説明
する。まず、実行すべきマイクロ命令のアドレスを第１
のレジスタ１にセットする。
する。まず、実行すべきマイクロ命令のアドレスを第１
のレジスタ１にセットする。
次いで、第１のレジスタ１にセットされたアドレスに対
応してバッファメモリ２の内部のマイクロ命令を第２の
レジスタ３に読出す。同時に、アドレスアレイ４から対
応するエントリを読出し、上記マイクロ命令を含むブロ
ック内で共通的に使用される制御情報を第３のレジスタ
５にセラトスる。これと共に、バッファメモリ２から読
出されたマイクロ命令が実行すべきものであるか否かを
アドレス比較器６により判定する。
応してバッファメモリ２の内部のマイクロ命令を第２の
レジスタ３に読出す。同時に、アドレスアレイ４から対
応するエントリを読出し、上記マイクロ命令を含むブロ
ック内で共通的に使用される制御情報を第３のレジスタ
５にセラトスる。これと共に、バッファメモリ２から読
出されたマイクロ命令が実行すべきものであるか否かを
アドレス比較器６により判定する。
もし、このマイクロ命令が実行すべきものである場合に
は、フリップフロップ７の状態を論理値１にセットし、
デコーダ８に対して第１のレジスタ３と第２のレジスタ
５とに保持されているデータが有効であることを声示す
る。デコーダ８はこれを受けてシステム内の各制御部に
対して制御信号を送出し、このマイクロ命令を演算して
処理を実行する。もし上記の読出されたマイクロ命令が
実行すべきものではない場合には、フリップフロップの
状態を論理値０にセットシ、デコーダ８に対して第１の
レジスタ３と第２のレジスタ５とのデータが無効である
ことを指示する。これと共に、大容量メモリ９に対して
は、第１のレジスタ１に保持されているマイクロ命令ア
ドレスをアクセスし、これに対応するマイクロ命令を含
むブロックをロードする様に指示を与える。大容量メモ
リ９は上記ブロック内のすべてのマイクロ命令を順次、
バッファメモリ２の対応するブロックへ書込むと共にア
ドレスアレイ４の対応するエントリに上記ブロック内部
のマイクロ命令で共通的に使用される制御情報とブロッ
ク管理情報とを書込む。以上の過程が終了すると１．あ
らためて第１のレジスタ１に保持されているアドレスを
アクセスし、これに対応するバッファメモリ２の内容を
読出し、第２のレジスタ３にセットする。これと共に、
アドレスアレイ４の対応するエントリを読出し、上記制
御情報を第３のレジスタ５にセットする。このとき、上
記制御情報と共に読出されたブロック管理情報は、上記
のブロックロード動作で書込まれた内容であり、当然の
ことながらアドレス比較器６はバッファメモリ２から読
出されたデータが実行すべきマイクロ命令であると判定
し、フリップフロップ７の状態を論理値１にセットする
。これにより、フリップフロップ７はデコーダ８に対し
て第１のレジスタ３と第２のレジスタ５とに保持されて
いるデータが有効であることを指示する。デコーダ８は
これらを受け、システム内部の各制御部へ制御信号を送
出し、このマイクロ命令を演算して実行する。
は、フリップフロップ７の状態を論理値１にセットし、
デコーダ８に対して第１のレジスタ３と第２のレジスタ
５とに保持されているデータが有効であることを声示す
る。デコーダ８はこれを受けてシステム内の各制御部に
対して制御信号を送出し、このマイクロ命令を演算して
処理を実行する。もし上記の読出されたマイクロ命令が
実行すべきものではない場合には、フリップフロップの
状態を論理値０にセットシ、デコーダ８に対して第１の
レジスタ３と第２のレジスタ５とのデータが無効である
ことを指示する。これと共に、大容量メモリ９に対して
は、第１のレジスタ１に保持されているマイクロ命令ア
ドレスをアクセスし、これに対応するマイクロ命令を含
むブロックをロードする様に指示を与える。大容量メモ
リ９は上記ブロック内のすべてのマイクロ命令を順次、
バッファメモリ２の対応するブロックへ書込むと共にア
ドレスアレイ４の対応するエントリに上記ブロック内部
のマイクロ命令で共通的に使用される制御情報とブロッ
ク管理情報とを書込む。以上の過程が終了すると１．あ
らためて第１のレジスタ１に保持されているアドレスを
アクセスし、これに対応するバッファメモリ２の内容を
読出し、第２のレジスタ３にセットする。これと共に、
アドレスアレイ４の対応するエントリを読出し、上記制
御情報を第３のレジスタ５にセットする。このとき、上
記制御情報と共に読出されたブロック管理情報は、上記
のブロックロード動作で書込まれた内容であり、当然の
ことながらアドレス比較器６はバッファメモリ２から読
出されたデータが実行すべきマイクロ命令であると判定
し、フリップフロップ７の状態を論理値１にセットする
。これにより、フリップフロップ７はデコーダ８に対し
て第１のレジスタ３と第２のレジスタ５とに保持されて
いるデータが有効であることを指示する。デコーダ８は
これらを受け、システム内部の各制御部へ制御信号を送
出し、このマイクロ命令を演算して実行する。
第１図は本発明によるマイクロプログラム制御方式を実
現するだめの装置を示すブロック図である。 １．３．５・・・レジスタ ２・・・バッファメモリ ４・・・アドレスアレイ６
・・・アドレス比較器 ７・・・フリップフロップ ８川デコーダ９・・・大容
量メモリ 特許出願人 日本電気株式会社
現するだめの装置を示すブロック図である。 １．３．５・・・レジスタ ２・・・バッファメモリ ４・・・アドレスアレイ６
・・・アドレス比較器 ７・・・フリップフロップ ８川デコーダ９・・・大容
量メモリ 特許出願人 日本電気株式会社
Claims (1)
- マイクロ命令のアドレスを保持するだめの第１のレジス
タと、マイクロプログラムの一部をブロック単位で一時
的に記憶するだめのバッファメモリと、前記バッファメ
モリから読出されたマイクロ命令を保持するだめの第２
のレジスタと、前記バッファメモリに記憶されて因るマ
イクロプログラムのだめのブロック管理情報と前記ブロ
ック単位のマイクロ命令実行過程で共通的に使用される
制御情報とを保持して前記バッファメモリの各ブロック
に対応したエントリを有するアドレスアレイと、前記ア
ドレスアレイから読出された前記制御情報を保持するた
めの第３のレジスタと、前記第１のレジスタの内容と前
記ブロック管理情報と、を比較するだめのアドレス比較
器と、前記アドレス比較器が一致を表わしている場合に
は状態１をセットし、前記一致を表わしてしない場合に
は状態０をセットするためのフリップフロップと、前記
フリップフロップの状態が１の時のみに前記第２、およ
び第３のレジスタの内容を解読して制御信号を出力する
ためのデコーダと、前記マイクロ命令のあらかじめ定め
られたワード数をひとつのブロックとしてまとめ、前記
ブロックを橡数個だけ記憶するための犬容゛敬メモリ七
を具備して実現したととを特徴とするマイクロプログラ
ム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18086182A JPS5969843A (ja) | 1982-10-15 | 1982-10-15 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18086182A JPS5969843A (ja) | 1982-10-15 | 1982-10-15 | マイクロプログラム制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5969843A true JPS5969843A (ja) | 1984-04-20 |
| JPH0115090B2 JPH0115090B2 (ja) | 1989-03-15 |
Family
ID=16090633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18086182A Granted JPS5969843A (ja) | 1982-10-15 | 1982-10-15 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969843A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5251836A (en) * | 1975-10-23 | 1977-04-26 | Ibm | Microprogram data processor system |
| JPS5515520A (en) * | 1978-07-18 | 1980-02-02 | Fujitsu Ltd | Automatic micro cash control system |
| JPS5674749A (en) * | 1979-11-26 | 1981-06-20 | Nec Corp | Microprogram controlling device |
-
1982
- 1982-10-15 JP JP18086182A patent/JPS5969843A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5251836A (en) * | 1975-10-23 | 1977-04-26 | Ibm | Microprogram data processor system |
| JPS5515520A (en) * | 1978-07-18 | 1980-02-02 | Fujitsu Ltd | Automatic micro cash control system |
| JPS5674749A (en) * | 1979-11-26 | 1981-06-20 | Nec Corp | Microprogram controlling device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0115090B2 (ja) | 1989-03-15 |
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