JPH01150933A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロプログラム制御装置に関するもの
である。

〔従来の技術〕

第５図及び′Ｓ６図は、従来のこの種マイクロプログラ
ム制御装置を示すブロック図であり、第５図は、例えば
特願昭６２−１１４４７５号に記載された従来のマイク
ロプログラム制御装置を示すブロック図、第６図はＡＭ
Ｄ社のカタログ［Ｂｉｐｏｌａｒ　Ｍｉｃｒｏ　Ｐｒｏ
ｃｅｓｓｏｒ　Ｌｏｇｉｃ　ａｎｄ　Ｉｎｔｅｒｆａｃ
ｅ　Ｊ　６−６ページに記載されたマイクロアドレスシ
ーケンサの内８ｊＳブロック図である。第５図において
、１はマイクロプログラムを格納するマイクロプログラ
ムメモリ、２はこのマイクロプログラムメモリ１から出
力されるマイクロ命令をラッチするマイクロイ〉ストラ
クショ〉レジスタ、３はこのマイクロインストラクショ
ンレジスタ２からの出力をデコードするマイクロ命令デ
コード回路、４はこのマイクロ命令デコード回路３でデ
コードされた制御信号槌〜加の内＆ｎ〜６１を入力し、
制御される演算プロセッサ、５はこの演算プロセッサ４
の演算結果、各種条件、エラー割込みなどの指令信号に
よって次のマイクロ命令のアドレスを決めるマイクロア
ドレスシーケンサである。

また、第６図は第５図のマイクロアドレスシーケンサ（
５１の内部ブロックを示すもので、９はマイクロプログ
ラムのプログラムカウンタ、１０は多方向分岐の分岐先
を決めるアドレスの下位４ビツト（以下ＭＡＤＳ）、１
１はプログラムカウンタの出力データの下位４ビツトを
上記ＭＡＤＲＩＯの内容に変換するセレクター、１２は
相対多方向分岐を行うだめの加算器、１３はプログラム
カウンタ９をイシクリメ〉トするイシクリメンタ、１４
は外部入力アドレスＤＢＵＳ、１５はマイクロ割込みが
発生したとさ、次に実行すべきであったプログラムのア
ドレスを一時的に格納しておく割込みリター〉用−時格
納レジスタ、１６はマイクロプログラムループ用カウン
タ、１７は相対アトレッジジグモード時、マイクロカウ
ンタ９の出力の下位４ビツトを切換えるレジスタ、１８
はマイクロアドレス用のスタックメモリ、１９はプログ
ラム力つ〉り９の出力。

外部入力データ１４．レジスタ１５の出力、カウンタ１
６の出力、レジスタ１７の出力のいずれかを選択して上
記スタックメモリ１８へ入力するセレクタ、加はスタッ
クメモリ１８のアドレスを示すスタックポインタ、２１
は割込発生時１割込優先順位を決め、割込みベクトルを
発生し、割込ベクトル格納レジスタ２２に取込む制御を
行うロジック、おは外部入力条件、コントロール信号に
よシ、各レジスタの出力をセレクタ囚で選択し、外部に
出力するマイクロアドレスを決定するロジックである。

次に動作について説明する。通常、分岐のないマイクロ
命令では、マイクロプログラムメモリ１に格納されたマ
イクロ命令が順次読み出され、マイクロインストラクシ
ョンレジスタ２に逐次ラッチされ、マイクロ命令デコー
ド回路３によってデコードされた各制御信号−・・・纏
によって、各跨を制御する。このときマイクロアドレス
・シーケンサ５はプログラムカウンタ９の出力が選択さ
れ、マイクロプログラムメモリ１に供給する。プログラ
ムの実行にともない、プログラムカウンタ９は１マイク
ロ命令実行ごとにイシクリメンタ１３で＋される。

分岐命令ではマイクロアドレスシーケンサ５は、各種条
件７ａ・・・７ｎによって外部入力データ１４、スタッ
クメモリ１８の出力相対アトレッジジグ用加算器１２の
出力を選択し、次のマイクロプログラムアドレスが決定
される。

多方向分岐命令実行時にはプログラムカウンタ９の下位
４ビツトはセレクタ１１によって外部条件などを入力と
する多方向分岐アドレスＭＡＤＩ（１０にすり替えられ
たり、あるいは加算器１２によって又は、外部データ・
バスＤ　−１＝ｌ　Ｕ　Ｓ　１４によってすり替えられ
相対多方向分岐が行なわれる。

このときのマイクロプログラムアドレスの流れを説明す
ると、例えば第７図（ａ）のようにプログラムカウンタ
９が１００番地の時に多方向分岐を行うと、Ｍ　Ａ　Ｄ
　ＲＩＱの値簡によって１０１〜ＩＯＦ番地に分岐し、
そのアドレスをジャンプテーブルとして、１０００．１
０１０・・・１０３０番地にジャンプ後、処理を続ける
。第７図（１）ｌは、この時のマイクロプログラムメモ
リ内のジャンプテーブルを示したものである。第８図（
ａ）は相対アドレスを１０００番地として相対多方向分
岐を行った例で、同様にジャシブテーブル１０００．１
００１・・・１００Ｅ、１ｏｏＦに−Ｈジャ〉プ後各処
理のあるマイクロアドレス１１００．１１１０．・・・
１１２０．１１３０に分岐し処理を継続する。第８図（
ｂｌはこの時のマイクロプログラムメモリ内のジャンプ
テーブルを示したものである。

（発明が解決しようとテる問題点〕 従来のマイクロプログラム制御装置は以上のように構成
されているので、下位４ビツトのマイクロアドレス切シ
替えによって、１６種類ものジャンプテーブルが必要で
ある。また、分岐先でジャ〉ブ命令が使えなかったり、
ジャンプ命令よシ優先的に処理すべき命令がある時には
多方向分岐を使えないなどの問題点があった・ この発明は上記のような問題点を解消するためになされ
たもので、最低４種類のジャンプ・テープツシで多方向
分岐でき、あるいは分岐先での優先処理ができるなど、
マイクロプログラムのメモリ容量削減と、有効なメモリ
利用ができるマイクロプログラム制御装置を得ることを
目的とする。

〔問題点を解決するための手段〕

この発明に係るマイクロプログラム制御装置は多方向分
岐の条件を特定のアドレスに変換するデコード回路を有
したものである。

〔作用〕

この発明におけるマイクロプログラム制御装置は、多方
向分岐条件をデコード回路で変換し、デコード回路の出
力により多方向分岐を行い、また多方向分岐先で優先処
理を可能とする。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、２５は多方向分岐条件ＭｈＤＲＩＯをデコ
ードする回路、乙はその出力である。

第２図はこのデコード回路２５の一例を示したものであ
る。

次に動作について説明する。通常の分岐のない場合、お
よび分岐命令は従来と同一なので、ここでは説明を省く
。

多方向分岐命令実行の場合、第２図のデコーダ回路５に
よって、多方向分岐アドレスに４Ａ　Ｄ　Ｒ１０（鵬〜
Ｍ３）は第３図に示す如（ＮＡＤＲ加（Ｎｏ−Ｎ３）に
変換され、マイクロプログラムの動きは第４図に示すよ
うに１００番地から１０１．１０２，１０４．１０８番
地にジャシブし各々の処理を実行する。

この時、多方向分岐の条件Ｍ　Ａ　Ｄ　Ｒ１０の最下位
ピッ）１４線にエラー処理などの緊急な最優先処理を要
する信号を接続しておけば第３図に示すように闇が１の
ときはＮＯが１となっているので多方向分岐時、エラー
が発生していれば無条件に１０８番地にジャシブする。

従って、１０８番地以降エラー処理特有のフラグやレジ
スタの退避などジャシブ命令よシ優先して行なわねばな
らない処理を入れておけば、必要な処理が実行できる。

またＭＡＤ　ＲＩＱの１ビツト、２ビツト目については
、各々４ステツプ、２ステツプで完了する優先的な処理
を行うよう罠することができるとともにメモリの無駄を
無くし、メモリの有効活用ができる。

なお、上記実施例では優先処理でジャンプ命令の使えな
い場合について示し庭が、第２図のデコーダ回路を第９
図のように構成すれば多方向分岐条件ＭＡＤＲＩＯから
第１０図のような分岐アドレスＮＡＤＲ２６が得られ、
これらをジャシブテーブルとして第Ｕ図のような処理が
可能となる。この場合もジャ〉ブチ−プルとして持つマ
イクロプログラムのメモリ容量は４ステツプでよい。

さらに、第２図で示したデコード回路を組み換え、ある
いは４ビツトの多方向分岐条件ＭＡＤＲＩＱを任意のビ
ット巾にする事によって任意のアドレスに多方向分岐で
きるシステムを構成することもできる。

〔発明の効果〕

以上のように、この発明によれば多方向分岐条件ＭＡＤ
Ｒをデコード回路で変換し、その出力で分岐するように
したので、マイクロプログラムのメモリ容量の少ない、
また分岐先での優先処理ができるなど、有効なメモリの
活用ができる効果がある。

【図面の簡単な説明】

第１図はこの発明におけるマイクロプログラム・アドレ
ス変換ケ〉すのブロック図、第２図はこの発明の実施例
を示すデコード回路のブロック図、第３図は第２図の回
路のアドレス変換真理値表を示す図、第４図はこの発明
を実施した時のマイクロプログラムの流れを示す図、第
５図は従来動作を説明するマイクロプログラム制御装置
のブロック図、第６図は従来のマイクロ・アドレス・シ
ーケシサのブロック図、第７図、第８図は従来動作のマ
イクロプログラムの流れを示す図、第９図はこの発明の
他の実施例のデコード回路を示すブロック図、第１０図
は第９図のアドレス変換の真理値表を示す図、第１１図
は第９図のマイクロプログラムの流れを示す図である。 図において、１はマイクロプログラムメモリ、２はマイ
クロイジストラクシヨシレジスタ、３マイクロ命令デコ
一ド回路、４は演算プロセッサ、５はマイクロアドレス
シーケンサ、９はプログラムカラシタ、１３はインクリ
メシタ、１８はスタックメモリ、１９はセレクタ、膿は
セレクタである。 なお、口中、同一符号は同−又は相当部分を示すＯ

Claims (1)

【特許請求の範囲】
1. マイクロプログラムを記憶するマイクロプログラムメモ
   リと、前記マイクロプログラムメモリの出力であるマイ
   クロ命令をラッチするマイクロインストラクションレジ
   スタと、前記マイクロインストラクションレジスタの出
   力をデコードするマイクロ命令デコード回路と、前記マ
   イクロ命令デコード回路の出力によつて制御される演算
   プロセッサと、指令信号によつて次に実行するマイクロ
   命令のアドレスを決めるアドレスシーケンサを有するマ
   イクロプログラム制御装置において、前記マイクロアド
   レスシーケンサの多方向分岐の入力条件を特定のアドレ
   スに変換するデコード回路を備え、このデコード回路の
   出力により、多方向分岐を行なうようにしたことを特徴
   とするマイクロプログラム制御装置。