JPH01154565A - ジャンクションｆｅｔの製造方法 - Google Patents
ジャンクションｆｅｔの製造方法Info
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- JPH01154565A JPH01154565A JP31474887A JP31474887A JPH01154565A JP H01154565 A JPH01154565 A JP H01154565A JP 31474887 A JP31474887 A JP 31474887A JP 31474887 A JP31474887 A JP 31474887A JP H01154565 A JPH01154565 A JP H01154565A
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- layer
- electrode
- gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
光通信用の高周波・大電流ジャンクションＦＥＴにおけ
るゲートおよびゲート電極ならびにソース／ドレイン電
極の形成方法に関し。
るゲートおよびゲート電極ならびにソース／ドレイン電
極の形成方法に関し。
ゲートを形成する際にマスクとなるゲート電極の剥離を
防止可能とすることを目的とし。
防止可能とすることを目的とし。
Ｋ電型の半導体表面に形成されたゲートを形成するため
の逆導電型の半導体層上に、該半導体層に対向し、かつ
、ゲート形成領域の周囲に所定長さ（Ｘ）だけ延伸する
庇部を有するゲート電極を形成し、該ゲート電極の側面
に前記半導体層のエツチングにおいて除去されない材料
から成る所定厚さの側壁層を形成し、該ゲート電極およ
び側壁層をマスクとして該半導体層を選択的にエツチン
グして該ゲート形成領域に該半導体層から成るゲートを
形成し、該側壁層を除去したのち該ゲート電極をマスク
として該半導体表面に対して垂直方向から金属層を堆積
することによりゲート形成領域から前記Ｘだけ離れた位
置に該金属層から成るソース／ドレイン電極を形成する
工程を含むことから構成される。
の逆導電型の半導体層上に、該半導体層に対向し、かつ
、ゲート形成領域の周囲に所定長さ（Ｘ）だけ延伸する
庇部を有するゲート電極を形成し、該ゲート電極の側面
に前記半導体層のエツチングにおいて除去されない材料
から成る所定厚さの側壁層を形成し、該ゲート電極およ
び側壁層をマスクとして該半導体層を選択的にエツチン
グして該ゲート形成領域に該半導体層から成るゲートを
形成し、該側壁層を除去したのち該ゲート電極をマスク
として該半導体表面に対して垂直方向から金属層を堆積
することによりゲート形成領域から前記Ｘだけ離れた位
置に該金属層から成るソース／ドレイン電極を形成する
工程を含むことから構成される。
本発明はジャンクションＦＥＴの製造方法に係り。
詳しくは光通信用の半導体レーザーのドライバとして用
いられる高周波・大電流のジャンクションＦＥＴにおけ
るゲートおよびゲート電極ならびにソース／ドレイン電
極の形成方法に関する。
いられる高周波・大電流のジャンクションＦＥＴにおけ
るゲートおよびゲート電極ならびにソース／ドレイン電
極の形成方法に関する。
第２図に拡散もしくはイオン注入によって形成されたｐ
ｎ接合を有するジャンクションＦＥＴ （Ｊ−ＦＥＴ）
の構造を示す。例えば、 ＩｎＰ（インジウム・燐）か
ら成る半絶縁性の基板１上にｎ型１ｎＰから成るチャネ
ル層２を形成し、チャネル層２の所定領域に不純物を拡
散もしくはイオン打ち込みにより注入してｐ型のゲーＤ
Ｎ域３を形成する。そして、ゲート領域３上にゲート電
極４を、また、ゲート領域３の両側のチャネル層２上に
、それぞれ、ソース電極５およびドレイン電極６を形成
する。
ｎ接合を有するジャンクションＦＥＴ （Ｊ−ＦＥＴ）
の構造を示す。例えば、 ＩｎＰ（インジウム・燐）か
ら成る半絶縁性の基板１上にｎ型１ｎＰから成るチャネ
ル層２を形成し、チャネル層２の所定領域に不純物を拡
散もしくはイオン打ち込みにより注入してｐ型のゲーＤ
Ｎ域３を形成する。そして、ゲート領域３上にゲート電
極４を、また、ゲート領域３の両側のチャネル層２上に
、それぞれ、ソース電極５およびドレイン電極６を形成
する。
光通信用の半導体レーザーの駆動に必要な筒周波・大電
流のドライバとして、上記のような化合物半導体から成
るジャンクションＦＥＴが用いられているが、動作速度
の向上のために、ゲート長およびゲート領域３とソース
電極５およびドレイン電極６との間の距離をできるだけ
短くすることが要請されている。
流のドライバとして、上記のような化合物半導体から成
るジャンクションＦＥＴが用いられているが、動作速度
の向上のために、ゲート長およびゲート領域３とソース
電極５およびドレイン電極６との間の距離をできるだけ
短くすることが要請されている。
しかしながら１上記のジャンクションＦＥＴにおけるよ
うな拡散等により形成されたゲート領域３では、ゲート
長およびゲート−ソース／ドレイン間距離を所望の微小
寸法に制御するのが困難であるために、これらを縮小す
るには製造技術上の限界がある。これに対して、第３図
に示すように。
うな拡散等により形成されたゲート領域３では、ゲート
長およびゲート−ソース／ドレイン間距離を所望の微小
寸法に制御するのが困難であるために、これらを縮小す
るには製造技術上の限界がある。これに対して、第３図
に示すように。
チャネル層２の上に逆導電型の半導体層から成るゲート
７を設けた構造のジャンクションＰＥＴが知られている
。ゲート７上に設けられるゲート電極４およびその両側
に設けられるソース電極５およびドレイン電極６につい
ては第２図と同様である。
７を設けた構造のジャンクションＰＥＴが知られている
。ゲート７上に設けられるゲート電極４およびその両側
に設けられるソース電極５およびドレイン電極６につい
ては第２図と同様である。
第３図の構造においては、ゲート長およびゲート−ソー
ス／ドレイン間距離はゲート７および各電極のパターン
精度と位置精度によって決まるので、比較的容易に所望
の微小寸法を実現できる。
ス／ドレイン間距離はゲート７および各電極のパターン
精度と位置精度によって決まるので、比較的容易に所望
の微小寸法を実現できる。
しかしながら、エツチングによりゲート７を形成する場
合、ゲート長が短くなると次のような問題が発生する。
合、ゲート長が短くなると次のような問題が発生する。
すなわち、第４図（ａ）を参照して、基板１上に１例え
ばＩｎＰから成るチャネル層２と、ゲートを構成するた
めの１例えばＩｎＧａＡｓＰ層７′とを形成する。この
上に、ゲート電極を構成するための。
ばＩｎＰから成るチャネル層２と、ゲートを構成するた
めの１例えばＩｎＧａＡｓＰ層７′とを形成する。この
上に、ゲート電極を構成するための。
例えばＡｕ層を形成し、まずこのＡｕ層をＳｉＯ□（二
酸化珪素）あるいは５ｉ３Ｎ４（窒化珪素）から成るマ
スク１０を用いてエツチングすることによりゲート電極
４を形成する。次いで、第４図（ｂ）に示すように、ゲ
ート電極４をマスクとして半導体層７′をエツチングす
る。半導体層７′は厚さ方向にエツチングされると同時
にゲート電極４下部がサイドエンチングされる。そして
、厚ざ方向のエツチングが完了した時点では、第４図（
ｃ）に示すように、ゲート電極４との接触部分は僅かし
か残っていない。その結果、ゲート電極４が剥離し易い
。また、ゲート７は裾が広がった台形をなす。
酸化珪素）あるいは５ｉ３Ｎ４（窒化珪素）から成るマ
スク１０を用いてエツチングすることによりゲート電極
４を形成する。次いで、第４図（ｂ）に示すように、ゲ
ート電極４をマスクとして半導体層７′をエツチングす
る。半導体層７′は厚さ方向にエツチングされると同時
にゲート電極４下部がサイドエンチングされる。そして
、厚ざ方向のエツチングが完了した時点では、第４図（
ｃ）に示すように、ゲート電極４との接触部分は僅かし
か残っていない。その結果、ゲート電極４が剥離し易い
。また、ゲート７は裾が広がった台形をなす。
すなわち９台形の上表面の下部のみがゲートとして有効
に機能する。
に機能する。
したがって、当初のマスク１０の寸法には上記のような
サイドエッチ量を見込んで設計しておく必要があり、ゲ
ート−ソース／ドレイン間にはこのサイドエッチ量が加
わることが避けられない。このように、上記従来のゲー
ト形成方法では、ゲート長およびゲート−ソース／ドレ
イン間距離の縮小には事実上限界があった。
サイドエッチ量を見込んで設計しておく必要があり、ゲ
ート−ソース／ドレイン間にはこのサイドエッチ量が加
わることが避けられない。このように、上記従来のゲー
ト形成方法では、ゲート長およびゲート−ソース／ドレ
イン間距離の縮小には事実上限界があった。
本発明はゲート電１】をマスクとしてゲートを構成する
半導体層をエツチングする方法における上記の問題点を
解決することを目的とする。
半導体層をエツチングする方法における上記の問題点を
解決することを目的とする。
Ｃ問題点を解決するための手段〕
上記目的は、一導電型の半導体表面に逆導電型の半導体
層を堆積する工程と、該半導体層上のゲート形成領域に
、該半導体層に対して所定の間隔を以て対向し該ゲート
形成領域からその周囲に所定長さ（ｘ）だけ延伸する庇
部を有するゲート電極を形成する工程と、該半導体層の
エツチングにおいて除去されない材料から成る所定厚さ
の側壁層を該ゲート電極の側面に形成する工程と、該ゲ
ート電極および側壁層をマスクとして、該ゲート形成領
域の周囲における該半導体層を選択的に除去することに
より、該半導体層から成るゲートを形成する工程と、該
半導体層を選択的に除去したのち、該側壁層を除去する
工程と、該ゲート電極をマスクとして該半導体表面に対
して垂直方向から金属層を堆積させることにより、該ゲ
ート領域の両側における該半導体表面上に、該ゲート領
域から前記所定の長さ（Ｘ）だけ離れて配置されたソー
ス／ドレイン電極を形成する工程を含むことを特徴とす
る２本発明に係るジャンクションＦＥＴの製造方法によ
って達成される。
層を堆積する工程と、該半導体層上のゲート形成領域に
、該半導体層に対して所定の間隔を以て対向し該ゲート
形成領域からその周囲に所定長さ（ｘ）だけ延伸する庇
部を有するゲート電極を形成する工程と、該半導体層の
エツチングにおいて除去されない材料から成る所定厚さ
の側壁層を該ゲート電極の側面に形成する工程と、該ゲ
ート電極および側壁層をマスクとして、該ゲート形成領
域の周囲における該半導体層を選択的に除去することに
より、該半導体層から成るゲートを形成する工程と、該
半導体層を選択的に除去したのち、該側壁層を除去する
工程と、該ゲート電極をマスクとして該半導体表面に対
して垂直方向から金属層を堆積させることにより、該ゲ
ート領域の両側における該半導体表面上に、該ゲート領
域から前記所定の長さ（Ｘ）だけ離れて配置されたソー
ス／ドレイン電極を形成する工程を含むことを特徴とす
る２本発明に係るジャンクションＦＥＴの製造方法によ
って達成される。
ゲート電極の側面に所定厚さの側壁を設けることによっ
て、ゲートを構成する半導体層をエツチングする際に生
じるサイドエツチングを側壁下部に止める。また、ゲー
ト６Ｎ域周囲に所定長だけ延伸する底部をあらかじめゲ
ート電極に設けておき。
て、ゲートを構成する半導体層をエツチングする際に生
じるサイドエツチングを側壁下部に止める。また、ゲー
ト６Ｎ域周囲に所定長だけ延伸する底部をあらかじめゲ
ート電極に設けておき。
ゲート電極マスクとしてソース／ドレイン電極を堆積す
ることにより、ゲート−ソース／ドレイン電極間に前記
底部の長さに等しい距離が保たれる。
ることにより、ゲート−ソース／ドレイン電極間に前記
底部の長さに等しい距離が保たれる。
このように、ゲート領域およびソース／ドレイン領域が
自己整合的に形成され、所望の微小寸法のゲート長およ
びゲート−ソース／ドレイン間距離を有するジャンクシ
ョンＦＥＴが製造できる。
自己整合的に形成され、所望の微小寸法のゲート長およ
びゲート−ソース／ドレイン間距離を有するジャンクシ
ョンＦＥＴが製造できる。
以下本発明の実施例を図面を参照して説明する。
以下の図面において既掲の図面におけるのと同じ部分に
は同一符号を付しである。
は同一符号を付しである。
第１図（ａ）ないしく１）は本発明の一実施例の工程に
おける要部断面図である。
おける要部断面図である。
第１図（ａ）を参照して１例えば高抵抗ＩｎＰ単結晶か
ら成る半絶縁性の基板ｌ上に、公知のエビクキシャル成
長技術を用いて、厚さ約０．３５〜０．５ μｍのｎ型
ｒｎＰから成るチャネル層２と、ゲートを構成するため
の厚さ０．４μｍ程度のｐ型のＩｎＧａＡｓＰ層７′を
順次堆積させる。さらにＩｎＧａＡｓＰ層７′上に、電
子ビーム蒸着等の公知の薄膜技術を用いて、厚さ約７０
０人のチタン（Ｔｉ）層８および厚さ約１０００人の白
金（Ｐ をン層９を順次堆積する。
ら成る半絶縁性の基板ｌ上に、公知のエビクキシャル成
長技術を用いて、厚さ約０．３５〜０．５ μｍのｎ型
ｒｎＰから成るチャネル層２と、ゲートを構成するため
の厚さ０．４μｍ程度のｐ型のＩｎＧａＡｓＰ層７′を
順次堆積させる。さらにＩｎＧａＡｓＰ層７′上に、電
子ビーム蒸着等の公知の薄膜技術を用いて、厚さ約７０
０人のチタン（Ｔｉ）層８および厚さ約１０００人の白
金（Ｐ をン層９を順次堆積する。
次いで、公知のりソグラフィ技術を用いて、第１図（ｂ
）に示すように、ゲート領域に対応する開口１１が設け
られた厚さ約７０００人のレジスト層１２をｐｔ層９の
上に形成したのち、１１層８およびＮ層９を電極として
開口１１内の露出表面にＡｕメツキを施し。
）に示すように、ゲート領域に対応する開口１１が設け
られた厚さ約７０００人のレジスト層１２をｐｔ層９の
上に形成したのち、１１層８およびＮ層９を電極として
開口１１内の露出表面にＡｕメツキを施し。
このＡｕメツキ層から成るゲート電極４を形成する。
この場合、ゲート電極４のＰｔＪｉ ９表面からの高さ
が約１．０μｍとなるように前記Ａｕメツキ層厚を制御
する。その結果、ゲート電極４のレジスト層１２上面よ
り突出した部分では、横方向にもメツキ層が成長し、前
記開口１１によって決定されるゲート領域の周囲に長さ
（Ｘ）だけ延伸する庇部４１が形成される。庇部４１の
長さ（ｘ）はゲート電極４の高さとレジスト層１２の厚
さの差にほぼ等しい。
が約１．０μｍとなるように前記Ａｕメツキ層厚を制御
する。その結果、ゲート電極４のレジスト層１２上面よ
り突出した部分では、横方向にもメツキ層が成長し、前
記開口１１によって決定されるゲート領域の周囲に長さ
（Ｘ）だけ延伸する庇部４１が形成される。庇部４１の
長さ（ｘ）はゲート電極４の高さとレジスト層１２の厚
さの差にほぼ等しい。
また、上記レジストＮ１２の厚さは、庇部４１の下面と
チャネル層２表面との間に、後に形成するソース／ドレ
イン電極の厚さより充分大きな距離が保証されるように
設定されている。なお、１１層８はＩｎＧａＡｓＰ層７
′に対するゲート電極４の接着力を増大させる目的で、
また、 ｐｔ層９はＡｕから成るゲート電極４と１１層
８との接着力を高める目的でそれぞれ設けられる。
チャネル層２表面との間に、後に形成するソース／ドレ
イン電極の厚さより充分大きな距離が保証されるように
設定されている。なお、１１層８はＩｎＧａＡｓＰ層７
′に対するゲート電極４の接着力を増大させる目的で、
また、 ｐｔ層９はＡｕから成るゲート電極４と１１層
８との接着力を高める目的でそれぞれ設けられる。
次いで１ レジストＮ１２を除去したのち、ゲート電極
４をマスクとして１１層８およびｐｔ層９をエツチング
除去し、第１図（Ｃ）に示す構造を得る。この除去は１
例えば１１層８はＣＦ、（四弗化炭素）を用いる反応性
イオンエツチングにより、Ｐｔ層９はアルゴンガスを用
いるスパッタエツチングにより行うことができる。
４をマスクとして１１層８およびｐｔ層９をエツチング
除去し、第１図（Ｃ）に示す構造を得る。この除去は１
例えば１１層８はＣＦ、（四弗化炭素）を用いる反応性
イオンエツチングにより、Ｐｔ層９はアルゴンガスを用
いるスパッタエツチングにより行うことができる。
上記の後５例えば公知のプラズマＣＶＤ（化学気相堆積
法）を用いることにより、３００℃程度の低温で、第１
図（ｄｌに示すように、ゲート電極４およびその周囲の
ＩｎＧａＡｓＰ層７′表面に厚さ約０．４μｍの１例え
ばＳｉ、Ｎ４層１３′を堆積させる。Ｓｉ、Ｎ４層１３
′を１例えばＣＦ４ガスを用いる公知の反応性イオンエ
ツチング法により、基板１表面に対して垂直方向から異
方性エツチングを施し、ゲート電極４の側面にのみＳｉ
３Ｎ４層１３′を残す。このようにして、第１図（ｅ）
に示すように、ゲート電極４の側面に５ｉＪ４層１３′
から成る側壁１３を形成する。側壁１３の厚さは５ｉＪ
４層１３′の厚さとほぼ同じである。また、側壁１３は
、後述するゲート７を形成するためのＩｎＧａＡｓＰ
層７ ’のエツチングにおし）で除去されない材料であ
ればよ（、ＳｉＯ□層を用いることもできる。
法）を用いることにより、３００℃程度の低温で、第１
図（ｄｌに示すように、ゲート電極４およびその周囲の
ＩｎＧａＡｓＰ層７′表面に厚さ約０．４μｍの１例え
ばＳｉ、Ｎ４層１３′を堆積させる。Ｓｉ、Ｎ４層１３
′を１例えばＣＦ４ガスを用いる公知の反応性イオンエ
ツチング法により、基板１表面に対して垂直方向から異
方性エツチングを施し、ゲート電極４の側面にのみＳｉ
３Ｎ４層１３′を残す。このようにして、第１図（ｅ）
に示すように、ゲート電極４の側面に５ｉＪ４層１３′
から成る側壁１３を形成する。側壁１３の厚さは５ｉＪ
４層１３′の厚さとほぼ同じである。また、側壁１３は
、後述するゲート７を形成するためのＩｎＧａＡｓＰ
層７ ’のエツチングにおし）で除去されない材料であ
ればよ（、ＳｉＯ□層を用いることもできる。
次いで、ゲート電極４および側壁１３をマスクとして１
例えば塩素（Ｃ１□）ガスを用いる公知の反応性イオン
ビームエツチング法により、 ＩｎＧａＡｓＰ層７′に
、基板１表面に垂直方向から異方性エツチングを施す。
例えば塩素（Ｃ１□）ガスを用いる公知の反応性イオン
ビームエツチング法により、 ＩｎＧａＡｓＰ層７′に
、基板１表面に垂直方向から異方性エツチングを施す。
この場合、 ■ｒｌＧａＡｓＰ層７′をその厚さ方向に
すべてエツチングせずに、０．５μｍ程度残す。これは
、チャネル層２に上記イオンビームエツチングによる損
傷を与えないためである。このようにして第１図（ｆｌ
に示す構造を得たのち、さらに残留しているＩｎＧａＡ
ｓＰ層７′に対し１例えば硫酸（ＨｚＳＯ，）：過酸化
水素（Ｈ２０□）：水（）１２０）の９０＝５：５混合
溶液を用いて等方性エツチングを施す。
すべてエツチングせずに、０．５μｍ程度残す。これは
、チャネル層２に上記イオンビームエツチングによる損
傷を与えないためである。このようにして第１図（ｆｌ
に示す構造を得たのち、さらに残留しているＩｎＧａＡ
ｓＰ層７′に対し１例えば硫酸（ＨｚＳＯ，）：過酸化
水素（Ｈ２０□）：水（）１２０）の９０＝５：５混合
溶液を用いて等方性エツチングを施す。
上記の混合溶液はＩｎＰから成るチャネル層２をエツチ
ングしない。その結果、第１図（ｇｌに示すように、側
壁１３下部およびその周囲のＩｎＧａＡｓＰ層７′が除
去され、ゲート電極４直下のみに前記ＩｎＧａＡｓＰ層
７′から成るゲート７が残され、その周囲のチャネル層
２露出される。
ングしない。その結果、第１図（ｇｌに示すように、側
壁１３下部およびその周囲のＩｎＧａＡｓＰ層７′が除
去され、ゲート電極４直下のみに前記ＩｎＧａＡｓＰ層
７′から成るゲート７が残され、その周囲のチャネル層
２露出される。
次いで９例えばＣＦ４ガスを用いる公知の反応性イオン
エツチング法により、側壁１３を除去する。
エツチング法により、側壁１３を除去する。
この場合には、異方性を無くすために、側壁１３を形成
する場合よりもＣＦ４ガス圧を高くして行う。
する場合よりもＣＦ４ガス圧を高くして行う。
ＣＦ４ガスを用いる反応性イオンエツチングでは。
ＩｎＰから成るチャネルＮ２はエツチングされない。
このエツチングにより、第１図（ｈｌに示す構造を得る
。上記ののち１図示しないレジストマスク層によりゲー
ト電極４の紙面に垂直方向における両端部およびチャネ
ルＮ２の所定領域をマスクし、真空薄着等の公知の薄膜
技術を用いて、チャネル層２の表面に垂直方向からＡｕ
薄膜を堆積し、第１図（１）に示すように、ゲート電極
４の両側にソース電極５およびドレイン電極６をそれぞ
れ形成する。
。上記ののち１図示しないレジストマスク層によりゲー
ト電極４の紙面に垂直方向における両端部およびチャネ
ルＮ２の所定領域をマスクし、真空薄着等の公知の薄膜
技術を用いて、チャネル層２の表面に垂直方向からＡｕ
薄膜を堆積し、第１図（１）に示すように、ゲート電極
４の両側にソース電極５およびドレイン電極６をそれぞ
れ形成する。
この場合、ゲート電極４上にＡｕ層が追加的に形成され
る。
る。
第１図（１）に示すように、ゲート電極４の庇部４１の
影となって、ゲート電極４とソース電極５およびドレイ
ン電極６との間にはＡｕ層が形成されない。
影となって、ゲート電極４とソース電極５およびドレイ
ン電極６との間にはＡｕ層が形成されない。
すなわち、ゲート−ソース／ドレイン間の距離は庇部４
１の長さ（Ｘ）によって自己整合的に決定される。
１の長さ（Ｘ）によって自己整合的に決定される。
上記実施例においては、第１図（ｂ）においてレジスト
層１２にゲート領域に対応する開口１１を形成したのち
は、開口１１に形成されるＡｕメツキ層の層厚。
層１２にゲート領域に対応する開口１１を形成したのち
は、開口１１に形成されるＡｕメツキ層の層厚。
ゲート電極４の側面に形成されるＳｉ、Ｎ４層１３′の
層厚を制御するだけで、ゲート長およびゲート−ソース
／ドレイン間距離が自己整合的に決定される。しかも、
ＩｎＧａＡｓＰ等の化合物半導体層との回着性のよい
側壁１３をマスクとしてゲートＨ域周囲のＩｎＧａＡｓ
Ｐ層７′をエツチングするために、マスク層の剥離が生
じず、その結果、所定寸法のゲート７を形成することが
できる。
層厚を制御するだけで、ゲート長およびゲート−ソース
／ドレイン間距離が自己整合的に決定される。しかも、
ＩｎＧａＡｓＰ等の化合物半導体層との回着性のよい
側壁１３をマスクとしてゲートＨ域周囲のＩｎＧａＡｓ
Ｐ層７′をエツチングするために、マスク層の剥離が生
じず、その結果、所定寸法のゲート７を形成することが
できる。
第５図ｆａｌないしくｅ）は本発明の他の実施例の工程
を示す要部断面図である。
を示す要部断面図である。
第５図（ａ）を参照して１例えば半絶縁性のＩｎＰ単結
晶から成る基板１上に、公知のエピタキシャル成長技術
を用いて、ｎ型のＩｎＧａＡｓＰから成る厚さ約３００
０人のチャネル層２と、ゲートを構成するための１例え
ば厚さ約３０００人のｐ型のＩｎＰ ｑ ７“と。
晶から成る基板１上に、公知のエピタキシャル成長技術
を用いて、ｎ型のＩｎＧａＡｓＰから成る厚さ約３００
０人のチャネル層２と、ゲートを構成するための１例え
ば厚さ約３０００人のｐ型のＩｎＰ ｑ ７“と。
後述するコンタクト層１４を構成するための１例えば厚
さが約２０００人のＩｎＧａＡｓＰ層１４′を堆積し１
次いで前記実施例と同様にしてＴｉＮ８およびｐｔ層９
を順次堆積する。そして、前記実施例と同様にして、第
５図（ｂｌに示すように、庇部４１を有するゲート電極
４をゲート領域上に形成し、さらに、ゲート電極４の側
面に、 Ｓｉ３Ｎ４等から成る側壁１３を形成する。
さが約２０００人のＩｎＧａＡｓＰ層１４′を堆積し１
次いで前記実施例と同様にしてＴｉＮ８およびｐｔ層９
を順次堆積する。そして、前記実施例と同様にして、第
５図（ｂｌに示すように、庇部４１を有するゲート電極
４をゲート領域上に形成し、さらに、ゲート電極４の側
面に、 Ｓｉ３Ｎ４等から成る側壁１３を形成する。
ここで、ゲート電極４をマスクとして１例えばアルゴン
ガスを用いる反応性イオンビームエツチング法により、
第５図（Ｃ）に示すように、 ＩｎＧａＡｓＰ層１４’
を表層外４’定深さエツチング除去する。
ガスを用いる反応性イオンビームエツチング法により、
第５図（Ｃ）に示すように、 ＩｎＧａＡｓＰ層１４’
を表層外４’定深さエツチング除去する。
さらに、側壁１３下部およびその周囲に残留しでいるＩ
ｎＧａＡｓＰ層１４′に対して２例えば前記と同様の硫
酸（ｌｈｓＯｔ）：過酸化水素（Ｈ２０□）：水（）１
２０）の９０＝５：５混合溶液を用いて等方性エツチン
グを施す。
ｎＧａＡｓＰ層１４′に対して２例えば前記と同様の硫
酸（ｌｈｓＯｔ）：過酸化水素（Ｈ２０□）：水（）１
２０）の９０＝５：５混合溶液を用いて等方性エツチン
グを施す。
その結果、第５図（ｄ）に示すように、ゲート電極４下
にＩｎＧａＡｓＰから成るコンタクト層１４が形成され
る。コンタクト層１４は＋ ＩｎＰ層７“上に直接ゲー
ト電極４を形成した場合の接触抵抗が大きいために、
ＩｎＧａＡｓＰ層を介在させて接触抵抗を小さくする目
的で設けられる。
にＩｎＧａＡｓＰから成るコンタクト層１４が形成され
る。コンタクト層１４は＋ ＩｎＰ層７“上に直接ゲー
ト電極４を形成した場合の接触抵抗が大きいために、
ＩｎＧａＡｓＰ層を介在させて接触抵抗を小さくする目
的で設けられる。
次いで、ゲート電極４および側壁１３をマスクとして、
ＩｎＰ層７“をエツチングする。このエツチングには
、塩酸（ＨＣＩ）：水（１１，０）の３＝２混合溶液を
用いることにより、 ＩｎＧａＡｓＰから成るコンタク
ト層１４およびチャネル層２とは選択的に行うことがで
きる。このようにして、第５図（ｅ）に示す構造を得る
。
ＩｎＰ層７“をエツチングする。このエツチングには
、塩酸（ＨＣＩ）：水（１１，０）の３＝２混合溶液を
用いることにより、 ＩｎＧａＡｓＰから成るコンタク
ト層１４およびチャネル層２とは選択的に行うことがで
きる。このようにして、第５図（ｅ）に示す構造を得る
。
上記ののち、前記実施例におけると同様にして。
側壁１３を除去し１次いで、基板１表面に垂直方向から
Ａｕ等を蒸着して１図示しないソース電極およびドレイ
ン電極を形成する。
Ａｕ等を蒸着して１図示しないソース電極およびドレイ
ン電極を形成する。
本実施例は、一般にゲートを構成する半導体層として厚
い層を必要とし、 ＩｎＧａＡｓ１’のような四元化合
物を所望の組成で厚い層に形成するのが比較的離しいの
に対して、厚い層の形成が比較的容易であるＩｎＰ層に
よりゲートを構成できる利点を有する。
い層を必要とし、 ＩｎＧａＡｓ１’のような四元化合
物を所望の組成で厚い層に形成するのが比較的離しいの
に対して、厚い層の形成が比較的容易であるＩｎＰ層に
よりゲートを構成できる利点を有する。
本発明によれば、半導体層から成るゲートを有するジャ
ンクションＦＥＴの製造において、ゲートを形成する際
にマスクとなるゲート電極の剥離が生じず、ゲートを自
己整合的に形成でき、高周波・大電流のジャンクション
ＦＥＴを高歩留りで製造可能とする効果がある。
ンクションＦＥＴの製造において、ゲートを形成する際
にマスクとなるゲート電極の剥離が生じず、ゲートを自
己整合的に形成でき、高周波・大電流のジャンクション
ＦＥＴを高歩留りで製造可能とする効果がある。
第１図（ａ）ないしく１）は本発明の一実施例の工程に
おける要部断面図。 第２図は不純物注入層から成るｐｎ接合を有する従来の
ジャンクションＦＥＴの要部断面図。 第３図はチャネル層と逆導電型の堆積層から成るゲート
を有する従来のジャンクションＦＥＴの要部断面図。 第４図（ａ）ないしくＣ）は第３図の構造を有する従来
のジャンクションＦＥＴにおける問題点を説明するため
の要部断面図。 第５図［ａ）ないしくｅ）は本発明の他の実施例の工程
における要部断面図 である。 図において。 １は基板。 ２はチャネル層。 ３はゲート領域。 ４はゲート電極。 ５はソース電極。 ６はドレイン電極。 ７はゲート。 ７′と１４′はＩｎＧａＡｓＰ Ｊｉ。 ７“はＩｎＰ層。 ８はＴｉ層。 ９はｐｔＩ３゜ １１は開口。 １２はレジスト層。 １３は側壁。 １３′は５ｉＪ４層。 １４はコンタクト層 である。 第ｊ図 第５図
おける要部断面図。 第２図は不純物注入層から成るｐｎ接合を有する従来の
ジャンクションＦＥＴの要部断面図。 第３図はチャネル層と逆導電型の堆積層から成るゲート
を有する従来のジャンクションＦＥＴの要部断面図。 第４図（ａ）ないしくＣ）は第３図の構造を有する従来
のジャンクションＦＥＴにおける問題点を説明するため
の要部断面図。 第５図［ａ）ないしくｅ）は本発明の他の実施例の工程
における要部断面図 である。 図において。 １は基板。 ２はチャネル層。 ３はゲート領域。 ４はゲート電極。 ５はソース電極。 ６はドレイン電極。 ７はゲート。 ７′と１４′はＩｎＧａＡｓＰ Ｊｉ。 ７“はＩｎＰ層。 ８はＴｉ層。 ９はｐｔＩ３゜ １１は開口。 １２はレジスト層。 １３は側壁。 １３′は５ｉＪ４層。 １４はコンタクト層 である。 第ｊ図 第５図
Claims (3)
- （１）一導電型の半導体表面に逆導電型の半導体層を堆
積する工程と、 該半導体層上のゲート形成領域に、該半導体層に対向し
、該ゲート形成領域からその周囲に所定長さだけ延伸す
る庇部を有するゲート電極を形成する工程と、 該半導体層のエッチングにおいて除去されない材料から
成る所定厚さの側壁層を該ゲート電極の側面に形成する
工程と、 該ゲート電極および側壁層をマスクとして、該ゲート形
成領域の周囲における該半導体層を選択的に除去するこ
とにより、該半導体層から成るゲートを形成する工程と
、 該半導体層を選択的に除去したのち、該側壁層を除去す
る工程と、 該ゲート電極をマスクとして該半導体表面に対して垂直
方向から金属層を堆積させることにより、該ゲート領域
の両側における該半導体表面上に、該ゲート領域から前
記所定の長さだけ離れて配置されたソース／ドレイン電
極を形成する工程を含むことを特徴とするジャンクショ
ンＦＥＴの製造方法。 - （２）該半導体層から成るゲートを形成する工程は、 該ゲート電極および該側壁層をマスクとして該半導体表
面に対して垂直方向から異方性エッチングを施すことに
より該半導体層を所定の深さだけ選択的に除去する工程
と、 該ゲート電極および該側壁層をマスクとして該半導体層
を等方性エッチングにより除去することにより、該ゲー
ト形成領域の周囲における該半導体層を除去する工程 とから成ることを特徴とする特許請求の範囲第１項記載
のジャンクションＦＥＴの製造方法。 - （３）該半導体層はＩｎＰから成り、該半導体層と該ゲ
ート電極の間にＩｎＧａＡｓＰから成るコンタクト層を
形成することを特徴とする特許請求の範囲第１項記載の
ジャンクションＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31474887A JPH01154565A (ja) | 1987-12-10 | 1987-12-10 | ジャンクションｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31474887A JPH01154565A (ja) | 1987-12-10 | 1987-12-10 | ジャンクションｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01154565A true JPH01154565A (ja) | 1989-06-16 |
Family
ID=18057110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31474887A Pending JPH01154565A (ja) | 1987-12-10 | 1987-12-10 | ジャンクションｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01154565A (ja) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418279A (en) * | 1977-07-11 | 1979-02-10 | Nec Corp | Pattern formation method |
| JPS5582469A (en) * | 1978-12-14 | 1980-06-21 | Sony Corp | Preparation of semiconductor device |
| JPS56100420A (en) * | 1980-01-17 | 1981-08-12 | Toshiba Corp | Plasma etching method for oxidized silicon film |
| JPS59197176A (ja) * | 1983-04-22 | 1984-11-08 | Nec Corp | 接合ゲ−ト電界効果トランジスタの製造方法 |
| JPS60218876A (ja) * | 1984-04-16 | 1985-11-01 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPS6173377A (ja) * | 1984-09-18 | 1986-04-15 | Sony Corp | Ｆｅｔの製造方法 |
| JPS6178174A (ja) * | 1984-09-25 | 1986-04-21 | Nec Corp | 接合ゲ−ト型電界効果トランジスタ |
| JPS62274670A (ja) * | 1986-05-22 | 1987-11-28 | Sony Corp | 接合型電界効果型トランジスタの製造方法 |
-
1987
- 1987-12-10 JP JP31474887A patent/JPH01154565A/ja active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6178174A (ja) * | 1984-09-25 | 1986-04-21 | Nec Corp | 接合ゲ−ト型電界効果トランジスタ |
| JPS62274670A (ja) * | 1986-05-22 | 1987-11-28 | Sony Corp | 接合型電界効果型トランジスタの製造方法 |
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